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    • 专利摘要:
    半導體裝置包括電晶體、發光元件、第一佈線、具有控制第一佈線的電位的功能的驅動電路、第二佈線、第一開關、第二開關、第三開關、第四開關、第一電容元件以及第二電容元件。該電晶體的源極和汲極中的一方與發光元件連接。由此，可以為防止臨界電壓不均勻而補正施加到電晶體的源極與閘極之間的電壓，而補正供應到發光元件的電流。
    公开号:TW201320047A
    申请号:TW101132164
    申请日:2012-09-04
    公开日:2013-05-16
    发明作者:Hajime Kimura
    申请人:Semiconductor Energy Lab；
    IPC主号:G09G3-00
    专利说明:
    半導體裝置
    本發明係關於一種半導體裝置、發光裝置或顯示裝置。或者，本發明係關於一種該半導體裝置、該發光裝置或該顯示裝置的驅動方法。或者，本發明係關於一種該半導體裝置、該發光裝置或該顯示裝置的製造方法。作為半導體裝置，可以舉出具有主動元件如電晶體等的半導體裝置。作為發光裝置，例如，可以舉出具有發光元件如電致發光元件(以下稱為EL元件)等的發光裝置。作為顯示裝置，例如，可以舉出具有發光元件如EL元件等或顯示元件的顯示裝置。尤其是，本發明係關於一種減小電晶體的特性的不均勻性的影響的半導體裝置、發光裝置或顯示裝置。
    因為使用發光元件的顯示裝置的可見度高而最合適於薄型化，且對視角也沒有限制，所以作為CRT(陰極射線管)或液晶顯示裝置的替代物，該使用發光元件的顯示裝置引人注目。關於使用發光元件的主動矩陣型顯示裝置，各製造商已分別研發了互不相同的結構，但是，作為一般的結構，在各像素中至少設置有發光元件、控制對像素的視頻信號的輸入的電晶體(開關用電晶體)以及控制供應到該發光元件的電流值的電晶體(驅動用電晶體)。
    藉由將設置在像素中的上述所有電晶體的導電型設定為同一導電型，可以在電晶體的製程中省略對半導體層添加賦予一導電性的雜質元素等的一部分的製程。在下述專利文獻1中，有像素只由n通道型電晶體構成的顯示裝置的記載。
    [專利文獻1]日本專利申請公開第2003-195810號公報
    在發光裝置或顯示裝置等半導體裝置中，因為將驅動用電晶體的汲極電流供應到發光元件，所以若在像素之間發生驅動用電晶體的特性等的不均勻，則該不均勻也會影響到發光元件等顯示元件的亮度。因此，例如，為了防止臨界電壓的不均勻性的負面影響，提供能夠補正驅動用電晶體的汲極電流的電流值的像素結構是在提高半導體裝置的品質的方面上很重要的課題。
    鑒於上述問題，本發明的一個方式的目的之一是：提供一種能夠抑制電晶體的特性不均勻的影響的半導體裝置、發光裝置或顯示裝置；提供一種能夠抑制電晶體的特性退化的影響的半導體裝置、發光裝置或顯示裝置；提供一種能夠抑制由驅動用電晶體的臨界電壓的不均勻導致的亮度的不均勻的半導體裝置、發光裝置或顯示裝置；提供一種能夠抑制由驅動用電晶體的遷移率的不均勻導致的亮度的不均勻的半導體裝置、發光裝置或顯示裝置；提供一種進行高品質顯示的半導體裝置、發光裝置或顯示裝置；提供一種進行低不均勻性顯示的半導體裝置、發光裝置或顯示裝置；提供一種能夠使用數量少的電晶體實現所希望的電路的半導體裝置、發光裝置或顯示裝置；提供一種能夠使用數量少的佈線實現所希望的電路的半導體裝置、發光裝置或顯示裝置；提供一種能夠抑制發光元件退化的影響的半導體裝置、發光裝置或顯示裝置；或者，提供一種以數量少的製程製造的半導體裝置、發光裝置或顯示裝置。
    注意，這些目的並不妨礙其他目的的存在。另外，本發明的一個方式不必須要達到上述所有目的。另外，上述以外的目的自然從說明書、圖式、申請專利範圍等的記載得知，而可以從說明書、圖式、申請專利範圍等的記載抽出上述以外的目的。
    本發明的一個方式是一種半導體裝置，包括：電晶體；負載；第一佈線；第二佈線；第一開關；第二開關；第三開關；第四開關；第一電容元件；以及第二電容元件，其中，第一開關具有選擇第一佈線與第一電容元件的一對電極中的一方之間的導通或非導通的功能，第一電容元件的一對電極中的一方與第二電容元件的一對電極中的一方電連接，第二開關具有選擇第一電容元件的一對電極中的另一方與電晶體的源極和汲極中的一方之間的導通或非導通的功能，第一電容元件的一對電極中的另一方與電晶體的閘極電連接，第三開關具有選擇第一電容元件的一對電極中的一方與電晶體的源極和汲極中的另一方之間的導通或非導通的功能，第二電容元件的一對電極中的另一方與負載電連接，電晶體的源極和汲極中的另一方與負載電連接，並且，第四開關具有選擇第二佈線與電晶體的源極和汲極中的一方之間的導通或非導通的功能。
    在上述結構的半導體裝置中，為了防止臨界電壓的不均勻性的負面影響而可以補正施加到電晶體(以下也稱為驅動用電晶體)的源極與閘極之間的電壓。由此，可以補正電晶體的汲極電流。並且，可以將該汲極電流供應到負載。
    作為負載，可以使用任意的元件或電路。例如，作為負載，可以使用EL元件等發光元件。EL元件等發光元件以與流過發光元件的陽極與陰極之間的電流的電流值成比例的亮度發光。或者，例如，作為負載，可以使用像素。
    在使用發光元件作為負載時，可以採用以下(類型A)或(類型B)的結構。 (類型A)
    在上述本發明的一個方式的半導體裝置中，電晶體(驅動用電晶體)的源極和汲極中的另一方可以與發光元件的陽極電連接。在此情況下，該電晶體為n通道型電晶體。另外，發光元件的陰極可以與第三佈線電連接，該第三佈線與第一佈線及第二佈線不同。這裏，包括具有控制第一佈線的電位的功能的單元(例如，驅動電路)，該單元(例如，驅動電路)以提供有第一佈線的電位下降到發光元件的陰極的電位以下的期間的方式控制第一佈線的電位。 (類型B)
    在上述本發明的一個方式的半導體裝置中，電晶體(驅動用電晶體)的源極和汲極中的另一方可以與發光元件的陰極電連接。在此情況下，該電晶體為p通道型電晶體。另外，發光元件的陽極可以與第三佈線電連接。這裏，包括具有控制第一佈線的電位的功能的單元(例如，驅動電路)，該單元(例如，驅動電路)以提供有第一佈線的電位上升到發光元件的陽極的電位以上的期間的方式控制第一佈線的電位。
    第一開關至第四開關都可以為電晶體。該電晶體的導電型可以與驅動用電晶體的導電型相同。
    上述本發明的一個方式的半導體裝置可以由其通道形成在氧化物半導體層中的電晶體構成。或者，上述本發明的一個方式的半導體裝置可以由其通道形成在單晶矽(例如，單晶矽層或單晶矽基板)中的電晶體構成。或者，上述本發明的一個方式的半導體裝置可以由其通道形成在多晶矽中的電晶體構成。或者，上述本發明的一個方式的半導體裝置可以由其通道形成在非晶矽中的電晶體構成。
    在本發明的一個方式中，可以根據驅動用電晶體的臨界電壓而設定施加到該驅動用電晶體的源極與閘極之間的電壓。由此，可以提供一種能夠抑制電晶體的特性不均勻的影響的半導體裝置、發光裝置或顯示裝置。或者，可以提供一種能夠抑制電晶體的特性退化的影響的半導體裝置、發光裝置或顯示裝置。或者，可以提供一種能夠抑制由驅動用電晶體的臨界電壓的不均勻導致的亮度的不均勻的半導體裝置、發光裝置或顯示裝置。或者，可以提供一種能夠抑制由驅動用電晶體的遷移率的不均勻導致的亮度的不均勻的半導體裝置、發光裝置或顯示裝置。或者，可以提供一種進行高品質顯示的半導體裝置、發光裝置或顯示裝置。或者，可以提供一種進行低不均勻性顯示的半導體裝置、發光裝置或顯示裝置。或者，可以提供一種能夠使用數量少的電晶體實現所希望的電路的半導體裝置、發光裝置或顯示裝置。或者，可以提供一種能夠使用數量少的佈線實現所希望的電路的半導體裝置、發光裝置或顯示裝置。或者，可以提供一種能夠抑制發光元件退化的影響的半導體裝置、發光裝置或顯示裝置。或者，可以提供一種以數量少的製程製造的半導體裝置、發光裝置或顯示裝置。
    以下，參照圖式詳細地說明本發明的實施方式。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明在不脫離本發明的宗旨及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。另外，在以下說明的結構中，在不同的圖式之間共同使用同一符號表示同一部分或具有類似功能的部分，而省略其重複說明。
    另外，可以以在一個實施方式中描述的內容(也可以是其一部分的內容)對在該實施方式中描述的其他內容(也可以是其一部分的內容)和/或在一個或多個其他實施方式中描述的內容(也可以是其一部分的內容)進行應用、組合或置換等。
    另外，可以以在一個實施方式中描述的圖式(也可以是其一部分)的結構對該圖式的其他部分的結構、在該實施方式中描述的其他圖式(也可以其一部分)的結構和/或在一個或多個其他實施方式中描述的圖式(也可以是其一部分)的結構進行組合。
    另外，在圖式中，有時為了清楚瞭解而誇大尺寸、厚度或區域。因此，本發明的實施方式之一並不一定侷限於該尺度(scale)。或者，圖式是以示意的方式示出了理想的例子，因此本發明的實施方式之一並不侷限於圖式所示的形狀等。例如，容許由製造技術導致的形狀不均勻或由誤差導致的形狀不均勻等。
    另外，當明確地記載“X與Y連接”時，包括如下情況：X與Y電連接；X與Y在功能上連接；以及X與Y直接連接。這裏，X和Y為目標物(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層、顯示元件、發光元件以及負載等)。因此，還包括圖式或文章所示的連接關係以外的連接關係，而不侷限於預定的連接關係例如圖式或文章所示的連接關係。
    作為X與Y電連接的情況的一個例子，可以在X與Y之間連接一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件、負載等)。另外，開關具有控制導通和截止的功能。就是說，開關具有成為導通狀態(開啟狀態)或非導通狀態(截止狀態)而控制是否使電流流過該開關的功能。
    當X與Y在功能上連接時，例如，可以在X與Y之間連接有一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽馬校正電路等)、電位電平轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位電平的電平轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極跟隨電路、緩衝電路等)、信號產生電路、儲存電路、控制電路等)。另外，作為一個例子，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，X與Y也可以說是在功能上連接。
    此外，當明確地記載“X與Y連接”時，包括如下情況：X與Y電連接；X與Y在功能上連接；以及X與Y直接連接。就是說，當明確地描述“電連接”時，與僅僅簡單地明確描述“連接”的情況相同。
    另外，即使在電路圖上圖示為獨立的結構要素彼此電連接的情況下，也有時一個結構要素兼有多個結構要素的功能。例如，在將佈線的一部分還用作電極時，一個導電層兼有佈線的功能和電極的功能的兩者。因此，本說明書中的“電連接”的範疇內還包括這種一個導電層兼有多個結構要素的功能的情況。
    另外，即使未特定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的所有端子的連接目標，所屬技術領域的普通技術人員有時也能夠構成發明的一個方式。尤其是在有多個端子的連接目標的情況下，該端子的連接目標不必限定在特定的部分。因此，有時藉由僅特定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的一部分的端子的連接目標，能夠構成發明的一個方式。
    另外，只要至少特定某一個電路的連接目標，所屬技術領域的普通技術人員就有時可以特定發明。或者，只要至少特定某一個電路的功能，所屬技術領域的普通技術人員就有時可以特定發明。因此，即使未特定某一個電路的功能，也只要特定其連接目標就可公開發明的一個方式，而可以構成發明的一個方式。或者，即使未特定某一個電路的連接目標，也只要特定其功能就可公開發明的一個方式，而可以構成發明的一個方式。
    另外，關於在說明書中的圖式或文章中未規定的內容，可以構成規定為不包括該內容的發明。或者，在作為某一值記載以上限值和下限值等表示的數值範圍時，藉由任意縮小該範圍或者去除該範圍中的一點，可以以去除該範圍的一部的方式規定發明。由此，例如，可以規定為本發明的技術範圍內不包括現有技術。
    作為具體例子，假設記載有在某個電路中使用第一至第五電晶體的電路圖的情況。在此情況下，作為發明，可以規定為“該電路沒有第六電晶體”。或者，作為發明，可以規定為“該電路沒有電容元件”。再者，作為發明，可以規定為“該電路沒有具有某個特定的連接結構的第六電晶體”。或者，作為發明，可以規定為“該電路沒有具有某個特定的連接結構的電容元件”。例如，作為發明，可以規定為“沒有其閘極與第三電晶體的閘極連接的第六電晶體”。或者，例如，作為發明，可以規定為“沒有其第一電極與第三電晶體的閘極連接的電容元件”。
    作為其他具體例子，假設作為某一值記載有“某一電壓較佳為3V以上10V以下”的情況。在此情況下，例如，作為發明，可以規定為“不包括某一電壓為-2V以上1V以下的情況”。或者，例如，作為發明，可以規定為“不包括某一電壓為13V以上的情況”。另外，例如，作為發明，可以規定為“該電壓為5V以上8V以下”。另外，例如，作為發明，可以規定為“該電壓大約為9V”。另外，例如，作為發明，可以規定為“該電壓為3V以上10V以下，但是不包括該電壓為9V的情況”。
    作為其他具體例子，假設作為某一值記載有“某一電壓較佳為10V”的情況。在此情況下，例如，作為發明，可以規定為“不包括某一電壓為-2V以上1V以下的情況”。或者，例如，作為發明，可以規定為“不包括某一電壓為13V以上的情況”。
    作為其他具體例子，假設作為某一物質的性質記載有“某一膜為絕緣膜”的情況。在此情況下，例如，作為發明，可以規定為“不包括該絕緣膜為有機絕緣膜的情況”。或者，例如，作為發明，可以規定為“不包括該絕緣膜為無機絕緣膜的情況”。
    作為其他具體例子，假設作為某一層疊結構記載有“在A與B之間設置有某一膜”的情況。在此情況下，例如，作為發明，可以規定為“不包括該膜為四層以上的疊層膜的情況”。或者，例如，作為發明，可以規定為“不包括在A與該膜之間設置有導電膜的情況”。 實施方式1
    以下，說明本發明的半導體裝置的一個方式。本發明的一個方式的半導體裝置除了可以用作具有發光元件的像素以外，而且還可以用作各種電路。例如，既可用作類比電路，又可用作具有電流源的功能的電路。首先，在本實施方式中，描述本發明所公開的電路的基本原理的一個例子。圖1A是示出本發明的半導體裝置的一個方式的電路圖。
    在圖1A中，半導體裝置包括：電晶體100；負載200；佈線S；佈線V；開關101；開關102；開關103；開關104；電容元件111；以及電容元件112。開關101具有選擇佈線S與電容元件111的一對電極中的一方之間的導通或非導通的功能。電容元件111的一對電極中的一方與電容元件112的一對電極中的一方連接。開關102具有選擇電容元件111的一對電極中的另一方與電晶體100的源極和汲極中的一方之間的導通或非導通的功能。電容元件111的一對電極中的另一方與電晶體100的閘極連接。開關103具有選擇電容元件111的一對電極中的一方與電晶體100的源極和汲極中的另一方之間的導通或非導通的功能。電容元件112的一對電極中的另一方與負載200的一方端子連接。電晶體100的源極和汲極中的另一方與負載200的一方端子連接。開關104具有選擇佈線V與電晶體100的源極和汲極中的一方之間的導通或非導通的功能。另外，負載200的另一方端子可以與佈線V0連接。
    開關具有選擇端子之間的導通狀態(ON)和非導通狀態(OFF)的功能，而是具有控制是否使電流流過該端子之間的功能的元件。作為開關的一個例子，可以使用電開關或機械開關等。例如，開關可以由電晶體、二極體或像數位微鏡裝置(DMD)那樣的利用MEMS(微電子機械系統)技術的開關等構成。另外，開關也可以是組合電晶體的邏輯電路。在將電晶體用作開關的情況下，對該電晶體的極性(導電型)沒有特別的限制。但是，較佳為使用截止電流少的電晶體，而較佳為根據輸入電位而分別選用電晶體的極性。
    作為截止電流少的電晶體，有具有LDD區的電晶體或具有多閘極結構的電晶體或使用氧化物半導體作為半導體層的電晶體等。另外，在組合電晶體而形成開關時，也可以形成使用n通道型電晶體和p通道型電晶體的兩者的互補型開關。藉由使用互補型開關，即使與輸出電位相比輸入到開關的電位相對地變化，也可以進行準確的工作。
    另外，在將電晶體用作開關的情況下，開關有時具有輸入端子(源極和汲極中的一方)、輸出端子(源極和汲極中的另一方)以及控制導通的端子(閘極)。另一方面，在將二極體用作開關的情況下，開關有時不具有控制導通的端子。因此，與將電晶體用作開關的情況相比，在將二極體用作開關的情況下可以減少用來控制端子的佈線。
    此外，電晶體是指包括閘極、汲極以及源極的至少具有三個端子的元件。在汲極(汲極端子、汲極區或汲極電極)與源極(源極端子、源極區或源極電極)之間具有通道區，並能夠藉由汲極、通道區以及源極供應電流。在此，因為源極和汲極根據電晶體的結構或工作條件等而更換，因此很難限定哪個是源極哪個是汲極。因此，有時不將用作源極的部分及用作汲極的部分稱為源極或汲極。在此情況下，作為一個例子，有時將源極和汲極中的一方記為第一端子、第一電極或第一區域，並且將源極和汲極中的另一方記為第二端子、第二電極或第二區域。
    另外，作為一個例子，如圖1A所示，佈線S至少與具有供應電位Vinit和電位Vsig的功能的電路300連接。作為電路300的例子，有源極驅動器(信號線驅動電路)等。因此，佈線S具有能夠傳送或供應電位Vinit及/或電位Vsig的功能。或者，佈線S具有視頻信號線的功能。或者，佈線S具有初始化用佈線的功能。
    作為一個例子，電位Vinit是用來使半導體裝置內的各節點的電位初始化的電位。或者，作為一個例子，電位Vinit是用來將電荷供應到電容元件111的電位。或者，作為一個例子，電位Vinit是用來使電晶體100成為導通狀態的電位。另外，電位Vinit較佳為固定的電位，但是本發明的實施方式之一不侷限於此，電位Vinit也可以像脈衝信號那樣變動。
    作為一個例子，電位Vsig是用來控制流過負載200的電流的大小的信號。因此，電位Vsig根據想要供應到負載200的電流的大小而不同。例如，在供應到負載200的電流是固定值時，電位Vsig是固定的電位，而在供應到負載200的電流不是固定值時，電位Vsig根據供應到負載200的電流的大小而隨時變化。作為一個例子，電位Vsig是視頻信號，並是類比信號。
    例如，佈線S在被供應電位Vsig之前被供應電位Vinit。
    另外，作為一個例子，如圖1A所示，佈線V至少與供應電源電位(高電源電位或低電源電位)的電路301連接。作為電路301的例子，有電源電路等。因此，佈線V具有能夠傳送或供應電源電位的功能。或者，佈線V具有能夠將電流供應到電晶體100的功能。或者，佈線V具有能夠將電流供應到負載200的功能。或者，佈線V具有電源線的功能。或者，佈線V具有電流供應線的功能。另外，佈線V的電位較佳為固定的電位，但是本發明的實施方式之一不侷限於此，佈線V的電位也可以像脈衝信號那樣變動。例如，佈線V的電位也可以是不僅將正偏壓施加到負載200而且還將反偏壓施加到負載200的電位。
    另外，作為一個例子，如圖1A所示，佈線V0至少與具有供應電源電位(低電源電位或高電源電位)的功能的電路312連接。作為電路312的例子，有電源電路等。因此，佈線V0具有能夠傳送或供應電源電位的功能。或者，佈線V0具有能夠將電流供應到負載200的功能。或者，佈線V0具有能夠將電流供應到電晶體100的功能。或者，佈線V0具有公共線的功能。或者，佈線V0具有陰極佈線的功能。另外，佈線V0的電位較佳為固定的電位，但是本發明的實施方式之一不侷限於此，佈線V0的電位也可以像脈衝信號那樣變動。例如，佈線V0的電位也可以是不僅將正偏壓施加到負載200而且還將反偏壓施加到負載200的電位。
    另外，電路300、電路301以及電路312既可為同一電路，又可為不同的電路。
    在圖1A所示的結構中，可以積極地利用電晶體等的寄生電容等以省略電容元件111。另外，可以積極地利用電晶體等的寄生電容等以省略電容元件112。
    另外，本發明的一個方式的半導體裝置也可以具有多個在圖1A中由虛線圍繞的結構(圖式中，以cell表示)。
    另外，在本說明書中，作為負載200，例如，有具有整流性的、具有電容性的、具有電阻性的、具有開關的電路或像素電路等。例如，“具有整流性的”是指具有根據所施加的偏壓方向而具有不同的電阻值的電流電壓特性，並具有幾乎只在一個方向上供應電流的電特性的。或者，負載200的其他例子，有顯示元件(液晶元件等)、發光元件(EL元件等)或者顯示元件或發光元件的一部分(如像素電極、陽極、陰極)等。作為發光元件的一個例子，可以舉出EL元件(包含有機物及無機物的EL元件、有機EL元件、無機EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流發光的電晶體)以及電子發射元件。尤其是在圖1B的結構中，作為一個例子，示出如下情況：使用n通道型電晶體作為電晶體100，並且使用具有電流沿從佈線V到佈線V0的方向(在圖式中，以箭頭表示)流過而不沿與該方向相反的方向流過的整流性的元件作為圖1A中的負載200。在圖1D的結構中，作為一個例子，示出如下情況：使用p通道型電晶體作為電晶體100，並且使用具有電流沿從佈線V0到佈線V的方向(在圖式中，以箭頭表示)流過而不沿與該方向相反的方向流過的整流性的元件作為圖1A中的負載200。圖1C示出使用發光元件201作為圖1B的結構中的負載200的情況。如圖1C所示，發光元件201的陽極與電晶體100連接，而發光元件201的陰極與佈線V0連接。圖1E示出使用發光元件201作為圖1D的結構中的負載200的情況。如圖1E所示，發光元件201的陰極與電晶體100連接，而發光元件201的陽極與佈線V0連接。
    另外，作為電晶體100，作為一個例子，至少具有電流源的功能。因此，例如，電晶體100具有即使施加到電晶體100的兩端(源極與汲極之間)的電壓的大小變化也供應固定的電流的功能。或者，例如，電晶體100具有即使負載200的電位變化也將固定的電流供應到負載200的功能。或者，例如，電晶體100具有即使佈線V的電位變化也供應固定的電流的功能。
    另外，作為與電流源不同的電源，有電壓源。電壓源具有即使流過與該電壓源連接的電路的電流變化也供應固定的電壓的功能。因此，電壓源和電流源都具有供應電壓和電流的功能，它們的功能的差異在於：在某一因素變化時，供應固定的什麼因素。電流源具有即使兩端的電壓變化也供應固定的電流的功能。電壓源具有即使電流變化也供應固定的電壓的功能。
    另外，因為圖1A等示出電路結構的一個例子，所以可以追加電晶體。與此相反，在圖1A等的各節點中，也可以不追加電晶體、開關、被動元件等。例如，在各開關的端子連接的節點、電晶體的各端子連接的節點及/或負載的各端子連接的節點中，也可以不增加更多的直接連接的電晶體。因此，例如，可以採用如下結構：在負載200、電晶體100、電容元件112以及開關103連接的節點中，直接連接的電晶體(在開關103為電晶體時不包括該電晶體在內)只是電晶體100，並且其他電晶體不與該節點直接連接。
    因此，在不追加電晶體時，可以使用數量少的電晶體構成電路。 (半導體裝置的驅動方法)
    以下，說明圖1A所示的半導體裝置的驅動方法的一個例子。在該驅動方法中，根據電晶體100的導電型，輸入到各佈線等中的電位的關係不同。於是，依次說明電晶體100為n通道型電晶體的圖1B所示的半導體裝置的驅動方法和電晶體100為p通道型電晶體的圖1D所示的半導體裝置的驅動方法。 (電晶體100為n通道型電晶體時的驅動方法)
    以下，參照圖2的時序圖的例子說明圖1B所示的半導體裝置的驅動方法。
    在圖2所示的時序圖中，Vgs100示出各期間(期間T11、期間T12、期間T13以及期間T14)中的電晶體100的閘極-源極間的電位差。以101表示各期間中的開關101的狀態，以102表示各期間中的開關102的狀態，以103表示各期間中的開關103的狀態，並且以104表示各期間中的開關104的狀態。這裏，“開關的狀態”是指用來表示該開關處於導通狀態還是處於非導通狀態的。在圖2中，以“ON”表示“開關處於導通狀態”，以“OFF”表示“開關處於非導通狀態”。以300表示各期間中的由電路300控制的佈線S的電位。另外，將電路301控制為至少在期間T11及期間T14中，佈線V的電位成為VDD(VDD是比施加到佈線V0的電位高的電位)。在期間T12及期間T13中，佈線V的電位是任意的，但是也可以將電路301控制為在期間T12及/或期間T13中，佈線V的電位成為VDD。
    在期間T11中，使開關101、開關102、開關103以及開關104都成為導通狀態。利用電路300使佈線S的電位成為初始化電位(Vinit)。這裏，作為一個例子，初始化電位(Vinit)為佈線V0的電位以下的電位。佈線V的電位為VDD。圖3A示意性地示出期間T11中的cell內的連接狀態。藉由形成該連接狀態，使儲存在電容元件111中的電壓成為VDD-Vinit。電晶體100的源極電位成為Vinit。電晶體100的閘極電位成為VDD。Vgs100成為VDD-Vinit。另外，以VDD-Vinit大於電晶體100的臨界電壓(以下也稱為Vth)的方式設定VDD及Vinit。經上述操作，在期間T11結束時，電晶體100成為導通狀態。這裏，因為初始化電位(Vinit)為施加到佈線V0的電位以下的電位，所以在期間T11中，電流不流過負載200。
    在期間T12中，在開關101、開關102以及開關103繼續處於導通狀態的狀態下使開關104成為非導通狀態。另外，利用電路300使佈線S的電位繼續為初始化電位(Vinit)。另外，在開關104處於非導通狀態下的期間中，佈線V的電位也可以為任意的電位。圖3B示意性地示出期間T12中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電荷藉由處於導通狀態下的電晶體100的源極-汲極間釋放。該放電繼續直到儲存在電容元件111中的電壓下降到Vth而使電晶體100成為非導通狀態為止。像這樣，儲存在電容元件111中的電壓下降到Vth。電晶體100的源極電位繼續為Vinit。電晶體100的閘極電位成為Vinit+Vth。Vgs100成為Vth。像這樣，可以在電容元件111中儲存電晶體100的臨界電壓Vth。另外，因為初始化電位(Vinit)為佈線V0的電位以下的電位，所以與期間T11同樣，在期間T12中，電流不流過負載200。
    有時，Vgs100下降到電晶體100的臨界電壓Vth所需要的時間非常長。因此，在很多情況下，在Vgs100完全下降到臨界電壓Vth之前開始進行下一工作。就是說，在很多情況下，在Vgs100下降到稍微高於臨界電壓Vth的值的狀態下，期間T12結束。就是說，在期間T12結束時，Vgs100也可以說下降到其大小對應於臨界電壓的電壓。
    在期間T13中，在開關101繼續處於導通狀態且開關104繼續處於非導通狀態的狀態下使開關102成為非導通狀態並使開關103成為非導通狀態。另外，使開關102成為非導通狀態的時序與使開關103成為非導通狀態的時序既可相同又可不同。利用電路300使佈線S的電位成為信號電位(Vsig)。另外，因為開關104處於非導通狀態，所以佈線V的電位可以為任意的電位。圖3C示意性地示出期間T13中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電壓繼續為Vth或其大小對應於Vth的電壓，但是電晶體100的源極的電位成為Vinit+Vα。電晶體100的閘極的電位成為Vsig+Vth。Vgs100成為Vsig+Vth-(Vinit+Vα)。這裏，Vα是根據負載200的電容值、電容元件112的電容值等而決定的值。作為一個例子，Vα是正的電壓。像這樣，可以將Vgs100設定為對應於信號電位Vsig且根據電晶體100的臨界電壓而補正的電壓。這裏，在負載200的電容值十分大於電容元件112的電容值時，Vα成為非常小的值。電晶體100的源極的電位成為Vinit+Vα，但是因為Vα為非常小的值，所以電流不流過負載200。另外，儲存在電容元件112中的電壓成為Vsig-(Vinit+Vα)。
    另外，在期間T13中，也可以在開關104成為導通狀態的狀態下進行工作。在此情況下，電流流過電晶體100，因該電流而使電容元件112的電荷被釋放。此時，其釋放量根據電晶體100的電流特性(例如，遷移率等)而不同。例如，電晶體100的遷移率越高，單位時間的釋放量越多。因此，藉由在開關104成為導通狀態的狀態下釋放電容元件112的電荷，可以根據電晶體100的遷移率補正Vgs100。由此，可以根據電晶體100的電流特性的不均勻或退化等補正Vgs100。
    在期間T14中，在開關102及開關103繼續處於非導通狀態下使開關101成為非導通狀態並使開關104成為導通狀態。另外，使開關101成為非導通狀態的時序與使開關104成為導通狀態的時序既可相同又可不同。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖2中，以斜線表示)。另外，在開關104處於導通狀態的期間中，佈線V的電位為VDD。圖3D示意性地示出期間T14中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電壓繼續為Vth，儲存在電容元件112中的電壓繼續為Vsig-(Vinit+Vα)，並且Vgs100繼續為Vsig+Vth-(Vinit+Vα)，但是電晶體100的源極的電位成為VEL。另外，電晶體100的閘極的電位成為Vsig+Vth-(Vinit+Vα)+VEL。這裏，VEL是施加到佈線V0的電位以上且VDD以下的電位。像這樣，電晶體100使由Vgs100決定的汲極電流流過負載200。
    在圖2的時序圖所示的驅動方法中，因為Vgs100是對應於信號電位Vsig且根據電晶體100的臨界電壓而補正的電壓，所以即使電晶體100的臨界電壓不均勻或變動等，也可以抑制供應到負載200的電流的電流值的不均勻或變動。另外，即使由於負載200的特性變動而使電晶體100的源極的電位的VEL的值變化，電晶體100的閘極的電位也與源極的電位同樣變化，從而Vgs100也未變化。因此，即使發生負載200的特性變動、退化或不均勻，也可以將預定的電流供應到負載200。
    如上所述的是關於圖1B所示的半導體裝置及其驅動方法的說明。
    另外，本發明的一個方式的半導體裝置的結構不侷限於圖1B所示的結構。本發明的一個方式的半導體裝置可以適當地設置電晶體100、負載200、佈線S、佈線V以及任意個數的開關，以實現圖3A至3D所示的四個連接狀態。
    另外，圖1B所示的半導體裝置的驅動方法不侷限於圖2的時序圖所示的驅動方法。在圖2的時序圖所示的驅動方法中，也可以省略幾個期間，或者，也可以追加另一期間。例如，可以採用圖4A的時序圖所示的驅動方法。在圖4A的時序圖中，期間T11、期間T12、期間T13以及期間T14的工作與參照圖2說明的工作同樣。圖4A所示的時序圖與圖2所示的時序圖的不同點在於：在期間T13之後有期間T13’。
    在期間T13’中，在開關103繼續處於非導通狀態下使開關101成為非導通狀態並使開關102成為導通狀態。另外，開關104既可繼續處於非導通狀態又可成為導通狀態。另外，使開關101成為非導通狀態的時序與使開關102成為導通狀態的時序既可相同又可不同。在期間T13’中使開關104成為導通狀態時，使開關104成為導通狀態的時序與使開關101成為非導通狀態的時序及/或使開關102成為導通狀態的時序既可相同又可不同。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖4A中，以斜線表示)。另外，在開關104處於非導通狀態時，佈線V的電位也可以為任意的電位。在開關104處於導通狀態時，佈線V的電位為VDD。圖4B示意性地示出在期間T13’中開關104處於非導通狀態時的cell內的連接狀態。圖4C示意性地示出在期間T13’中開關104處於導通狀態時的cell內的連接狀態。
    藉由形成圖4B或圖4C所示的連接狀態，可以使儲存在電容元件111及電容元件112中的電荷藉由電晶體100被釋放。這裏，單位時間的釋放量根據電晶體100的電流特性(例如，遷移率)而不同。例如，電晶體100的遷移率越高，單位時間的釋放量越多。因此，藉由在極短時間內進行該放電，可以根據電晶體100的遷移率補正Vgs100。由此，可以根據電晶體100的電流特性的不均勻或退化等補正Vgs100。
    期間T13’後的期間T14的工作與參照圖2說明的工作同樣。在圖4A的時序圖所示的驅動方法中，因為Vgs100是對應於信號電位Vsig且根據電晶體100的臨界電壓及遷移率而補正的電壓，所以即使電晶體100的臨界電壓及遷移率不均勻或變動等，也可以抑制供應到負載200的電流的電流值的不均勻或變動。另外，即使由於負載200的特性變動、退化或不均勻等而導致電晶體100的源極的電位的VEL值的變化，電晶體100的閘極的電位也與源極的電位同樣變化，從而Vgs100也未變化。因此，即使發生負載200的特性變動，也可以將預定的電流供應到負載200。
    另外，本發明的一個方式的半導體裝置的結構不侷限於圖1B所示的結構。本發明的一個方式的半導體裝置可以適當地設置電晶體100、負載200、佈線S、佈線V以及任意個數的開關，以實現圖3A至3D、圖4B或4C所示的五個連接狀態。
    如上所述，以在圖1B中電晶體100為n通道型電晶體且負載200具有整流性而沿從佈線V向佈線V0的方向供應電流的情況為例說明了半導體裝置的驅動方法。在此情況下，在圖1B中的負載200為發光元件201時，相當於圖1C所示的結構的半導體裝置。因此，也可以利用上述驅動方法使圖1C所示的半導體裝置工作。 (電晶體100為p通道型電晶體時的驅動方法)
    以下，參照圖5的時序圖的例子說明圖1D所示的半導體裝置的驅動方法。
    在圖5所示的時序圖中，Vgs100示出各期間(期間T11、期間T12、期間T13以及期間T14)中的電晶體100的閘極-源極間的電位差。以101表示各期間中的開關101的狀態，以102表示各期間中的開關102的狀態，以103表示各期間中的開關103的狀態，並且以104表示各期間中的開關104的狀態。在圖5中，以“ON”表示“開關處於導通狀態”，以“OFF”表示“開關處於非導通狀態”。以300表示各期間中的由電路300控制的佈線S的電位。另外，將電路301控制為至少在期間T11及期間T14中，佈線V的電位成為VSS(VSS是比施加到佈線V0的電位低的電位)。在期間T12及期間T13中，佈線V的電位是任意的，但是也可以將電路301控制為在期間T12及/或期間T13中，佈線V的電位成為VSS。
    在期間T11中，使開關101、開關102、開關103以及開關104都成為導通狀態。利用電路300使佈線S的電位成為初始化電位(Vinit)。這裏，作為一個例子，初始化電位(Vinit)為佈線V0的電位以上的電位。佈線V的電位為VSS。圖46A示意性地示出期間T11中的cell內的連接狀態。藉由形成該連接狀態，使儲存在電容元件111中的電壓成為VSS-Vinit。電晶體100的源極電位成為Vinit。電晶體100的閘極電位成為VSS。Vgs100成為VSS-Vinit。。另外，以VSS-Vinit小於電晶體100的臨界電壓的方式設定VSS及Vinit。經上述操作，在期間T11結束時，電晶體100成為導通狀態。這裏，因為初始化電位(Vinit)為佈線V0的電位以上的電位，所以在期間T11中，電流不流過負載200。
    在期間T12中，在開關101、開關102以及開關103繼續處於導通狀態的狀態下使開關104成為非導通狀態。另外，利用電路300使佈線S的電位繼續為初始化電位(Vinit)。另外，在開關104處於非導通狀態下的期間中，佈線V的電位也可以為任意的電位。圖46B示意性地示出期間T12中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電荷藉由處於導通狀態下的電晶體100的源極-汲極間釋放。該放電繼續直到儲存在電容元件111中的電壓上升到Vth而使電晶體100成為非導通狀態為止。像這樣，儲存在電容元件111中的電壓上升到Vth。電晶體100的源極電位繼續為Vinit。電晶體100的閘極電位成為Vinit+Vth。Vgs100成為Vth。像這樣，可以在電容元件111中儲存電晶體100的臨界電壓Vth。另外，因為初始化電位(Vinit)為佈線V0的電位以上的電位，所以與期間T11同樣，在期間T12中，電流不流過負載200。
    有時，Vgs100上升到電晶體100的臨界電壓Vth所需要的時間非常長。因此，在很多情況下，在Vgs100完全上升到臨界電壓Vth之前開始進行下一工作。就是說，在很多情況下，在Vgs100上升到稍微低於臨界電壓Vth的值的狀態下，期間T12結束。就是說，在期間T12結束時，Vgs100也可以說上升到其大小對應於臨界電壓的電壓。
    在期間T13中，在開關101繼續處於導通狀態且開關104繼續處於非導通狀態的狀態下使開關102成為非導通狀態並使開關103成為非導通狀態。另外，使開關102成為非導通狀態的時序與使開關103成為非導通狀態的時序既可相同又可不同。利用電路300使佈線S的電位成為信號電位(Vsig)。另外，因為開關104處於非導通狀態，所以佈線V的電位可以為任意的電位。圖46C示意性地示出期間T13中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電壓繼續為Vth或其大小對應於Vth的電壓，但是電晶體100的源極的電位成為Vinit+Vα。電晶體100的閘極的電位成為Vsig+Vth。Vgs100成為Vsig+Vth-(Vinit+Vα)。這裏，Vα是根據負載200的電容值、電容元件112的電容值等而決定的值。作為一個例子，Vα是負的電壓。像這樣，可以將Vgs100設定為對應於信號電位Vsig且根據電晶體100的臨界電壓而補正的電壓。這裏，在負載200的電容值十分大於電容元件112的電容值時，Vα成為非常小的值。電晶體100的源極的電位成為Vinit+Vα，但是因為Vα為非常小的值，所以電流不流過負載200。另外，儲存在電容元件112中的電壓成為Vsig-(Vinit+Vα)。
    另外，在期間T13中，也可以在開關104成為導通狀態的狀態下進行工作。在此情況下，電流流過電晶體100，因該電流而使電容元件112的電荷被釋放。此時，其釋放量根據電晶體100的電流特性(例如，遷移率等)而不同。例如，電晶體100的遷移率越高，單位時間的釋放量越多。因此，藉由在開關104成為導通狀態的狀態下釋放電容元件112的電荷，可以根據電晶體100的遷移率補正Vgs100。由此，可以根據電晶體100的電流特性的不均勻或退化等補正Vgs100。
    在期間T14中，在開關102及開關103繼續處於非導通狀態下使開關101成為非導通狀態並使開關104成為導通狀態。另外，使開關101成為非導通狀態的時序與使開關104成為導通狀態的時序既可相同又可不同。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖5中，以斜線表示)。另外，在開關104處於導通狀態的期間中，佈線V的電位為VSS。圖46D示意性地示出期間T14中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電壓繼續為Vth，儲存在電容元件112中的電壓繼續為Vsig-(Vinit+Vα)，並且Vgs100繼續為Vsig+Vth-(Vinit+Vα)，但是電晶體100的源極的電位成為VEL。另外，電晶體100的閘極的電位成為Vsig+Vth-(Vinit+Vα)+VEL。這裏，VEL是VSS以上且佈線V0的電位以下的電位。像這樣，電晶體100使由Vgs100決定的汲極電流流過負載200。
    在期間T14中，因為Vgs100是對應於信號電位Vsig且根據電晶體100的臨界電壓而補正的電壓，所以即使電晶體100的臨界電壓不均勻或變動等，也可以將對應於信號電位Vsig的預定的電流值的汲極電流供應到負載200。另外，即使由於負載200的特性變動、退化或不均勻等而使電晶體100的源極的電位的VEL的值變化，電晶體100的閘極的電位也與源極的電位同樣變化，從而Vgs100也未變化。因此，即使發生負載200的特性變動，也可以將預定的電流供應到負載200。
    另外，本發明的一個方式的半導體裝置的結構不侷限於圖1D所示的結構。本發明的一個方式的半導體裝置可以適當地設置電晶體100、負載200、佈線S、佈線V以及任意個數的開關，以實現圖46A至46D所示的四個連接狀態。
    另外，圖1D所示的半導體裝置的驅動方法不侷限於圖5的時序圖所示的驅動方法。在圖5的時序圖所示的驅動方法中，也可以省略幾個期間，或者，也可以追加另一期間。例如，可以採用圖6A的時序圖所示的驅動方法。在圖6A的時序圖中，期間T11、期間T12、期間T13以及期間T14的工作與參照圖5說明的工作同樣。圖6A所示的時序圖與圖5所示的時序圖的不同點在於：在期間T13之後有期間T13’。
    在期間T13’中，在開關103繼續處於非導通狀態下使開關101成為非導通狀態並使開關102成為導通狀態。另外，開關104既可繼續處於非導通狀態又可成為導通狀態。另外，使開關101成為非導通狀態的時序與使開關102成為導通狀態的時序既可相同又可不同。在期間T13’中使開關104成為導通狀態時，使開關104成為導通狀態的時序與使開關101成為非導通狀態的時序及/或使開關102成為導通狀態的時序既可相同又可不同。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖6A中，以斜線表示)。另外，在開關104處於非導通狀態時，佈線V的電位也可以為任意的電位。在開關104處於導通狀態時，佈線V的電位為VSS。圖6B示意性地示出在期間T13’中開關104處於非導通狀態時的cell內的連接狀態。圖6C示意性地示出在期間T13’中開關104處於導通狀態時的cell內的連接狀態。
    藉由形成圖6B或圖6C所示的連接狀態，可以使儲存在電容元件111及電容元件112中的電荷藉由電晶體100被釋放。這裏，單位時間的釋放量根據電晶體100的電流特性(例如，遷移率)而不同。就是說，電晶體100的遷移率越高，單位時間的釋放量越多。因此，藉由在極短時間內進行該放電，可以根據電晶體100的遷移率補正Vgs100。由此，可以根據電晶體100的電流特性的不均勻或退化等補正Vgs100。
    期間T13’後的期間T14的工作與參照圖5說明的工作同樣。在圖6A的時序圖所示的驅動方法中，因為Vgs100是對應於信號電位Vsig且根據電晶體100的臨界電壓及遷移率而補正的電壓，所以即使電晶體100的臨界電壓及遷移率不均勻或變動等，也可以抑制供應到負載200的電流的電流值的不均勻或變動。另外，即使由於負載200的特性變動、退化或不均勻等而導致電晶體100的源極的電位的VEL值的變化，電晶體100的閘極的電位也與源極的電位同樣變化，從而Vgs100也未變化。因此，即使發生負載200的特性變動，也可以將預定的電流供應到負載200。
    另外，本發明的一個方式的半導體裝置的結構不侷限於圖1D所示的結構。本發明的一個方式的半導體裝置可以適當地設置電晶體100、負載200、佈線S、佈線V以及任意個數的開關，以實現圖46A至46D、圖6B或6C所示的五個連接狀態。
    如上所述，以在圖1D中電晶體100為p通道型電晶體且負載200具有整流性而沿從佈線V0向佈線V的方向供應電流的情況為例說明了半導體裝置的驅動方法。在此情況下，在圖1D中的負載200為發光元件201時，相當於圖1E所示的結構的半導體裝置。因此，也可以利用上述驅動方法使圖1E所示的半導體裝置工作。
    另外，在圖1A至1E等中，電容元件111的電容值較佳為大於電晶體100的閘極的寄生電容的電容值，較佳為該電容值的2倍以上，更佳為該電容值的5倍以上。或者，電容元件111的電極的面積較佳為大於電晶體100的通道區的面積，較佳為該面積的2倍以上，更佳為該面積的5倍以上。或者，電容元件111的電極的面積較佳為大於電晶體100的閘極的面積，較佳為該面積的2倍以上，更佳為該面積的5倍以上。由此，在由電容元件111和電晶體100的閘極電容分割電壓時，可以減少電容元件111的電壓的降低。但是，本發明的實施方式之一不侷限於此。
    另外，在圖1A至1E等中，電容元件112的電容值較佳為小於負載200(發光元件201)的寄生電容的電容值，較佳為該電容值的1/2倍以下，更佳為該電容值的1/5倍以下。或者，電容元件112的電極的面積較佳為小於負載200(發光元件201)的電極的面積，較佳為該面積的1/2倍以下，更佳為該面積的1/5倍以下。由此，在由電容元件112和負載200(發光元件201)分割電壓時，可以將更高的電壓施加到電容元件112。但是，本發明的實施方式之一不侷限於此。
    另外，在圖1A至1E等中，電容元件111的電容值較佳為大致等於或大於電容元件112的電容值。電容元件111的電容值與電容元件112的電容值的差異較佳為±20%以下，更佳為±10%以下。或者，電容元件111的電極的面積較佳為大致等於或大於電容元件112的電極的面積。由此，半導體裝置能夠進行最佳的工作，而不改變佈局面積。但是，本發明的實施方式之一不侷限於此。
    另外，在本實施方式中，進行補正電晶體100的臨界電壓等的不均勻的工作，但是本發明的實施方式之一不侷限於此。例如，也可以以未進行補正電晶體100的臨界電壓的不均勻的工作的方式將電流供應到負載200。
    在本實施方式中，描述了基本原理的一個例子。因此，可以以本實施方式的一部或全部對其他實施方式的一部或全部自由地進行組合、應用以及置換。 實施方式2
    在本實施方式中，說明與在實施方式1中說明的半導體裝置及其驅動方法不同的本發明的半導體裝置的一個方式及半導體裝置的驅動方法的一個方式。
    圖7A是示出本發明的半導體裝置的一個方式的電路圖。
    在圖7A中，半導體裝置包括：電晶體100；負載200；佈線S；佈線V；佈線R；開關101；開關102；開關103；開關104；開關105；電容元件111；以及電容元件112。圖7A所示的結構是在圖1A所示的結構中追加開關105及佈線R的結構。開關105具有選擇佈線R與電容元件111的一對電極中的一方之間的導通或非導通的功能。
    另外，作為一個例子，如圖7A所示，佈線S至少與具有供應電位Vsig的功能的電路302連接。作為電路302的例子，有源極驅動器(信號線驅動電路)等。因此，佈線S具有能夠傳送或供應電位Vsig的功能。或者，佈線S具有視頻信號線的功能。
    作為一個例子，電位Vsig是用來控制流過負載200的電流的大小的信號。因此，電位Vsig根據想要供應到負載200的電流的大小而不同。例如，在供應到負載200的電流是固定值時，電位Vsig是固定的電位，而在供應到負載200的電流不是固定值時，電位Vsig根據供應到負載200的電流的大小而隨時變化。作為一個例子，電位Vsig是視頻信號，並是類比信號。
    另外，作為一個例子，如圖7A所示，佈線R至少與具有供應電位Vinit的功能的電路303連接。作為電路303的例子，有初始化電路等。因此，佈線R具有能夠傳送或供應電位Vinit的功能。或者，佈線R具有初始化用佈線的功能。
    作為一個例子，電位Vinit是用來使半導體裝置內的各節點的電位初始化的電位。或者，作為一個例子，電位Vinit是用來將電荷供應到電容元件111的電位。或者，作為一個例子，電位Vinit是用來使電晶體100成為導通狀態的電位。另外，電位Vinit較佳為固定的電位，但是本發明的實施方式之一不侷限於此，電位Vinit也可以像脈衝信號那樣變動。
    另外，作為一個例子，如圖7A所示，佈線V至少與供應電源電位(高電源電位或低電源電位)的電路301連接。作為電路301的例子，有電源電路等。因此，佈線V具有能夠傳送或供應電源電位的功能。或者，佈線V具有能夠將電流供應到電晶體100的功能。或者，佈線V具有能夠將電流供應到負載200的功能。或者，佈線V具有電源線的功能。或者，佈線V具有電流供應線的功能。另外，佈線V的電位較佳為固定的電位，但是本發明的實施方式之一不侷限於此，佈線V的電位也可以像脈衝信號那樣變動。例如，佈線V的電位也可以是不僅將正偏壓施加到負載200而且還將反偏壓施加到負載200的電位。
    因為圖7A中的其他部分與圖1A相同，所以省略說明。
    圖7B是示出本發明的半導體裝置的一個方式的電路圖。圖7B所示的半導體裝置示出如下例子：在圖7A所示的半導體裝置中，電晶體100為n通道型電晶體，並且負載200使用具有沿從佈線V到佈線V0的方向(在圖式中，以箭頭表示)的整流性的元件。使用同一符號表示與圖7A相同的部分，而省略說明。
    圖7C是示出本發明的半導體裝置的一個方式的電路圖。圖7C所示的半導體裝置示出如下例子：在圖7B所示的半導體裝置中，負載200使用發光元件201。如圖7C所示，發光元件201的陽極與電晶體100連接，而發光元件201的陰極與佈線V0連接。另外，使用同一符號表示與圖7B相同的部分，而省略說明。
    圖7D是示出本發明的半導體裝置的一個方式的電路圖。圖7D所示的半導體裝置示出如下例子：在圖7A所示的半導體裝置中，電晶體100為p通道型電晶體，並且負載200使用具有沿從佈線V0到佈線V的方向(在圖式中，以箭頭表示)的整流性的元件。使用同一符號表示與圖7A相同的部分，而省略說明。
    圖7E是示出本發明的半導體裝置的一個方式的電路圖。圖7E所示的半導體裝置示出如下例子：在圖7D所示的半導體裝置中，負載200使用發光元件201。如圖7E所示，發光元件201的陰極與電晶體100連接，而發光元件201的陽極與佈線V0連接。另外，使用同一符號表示與圖7D相同的部分，而省略說明。
    另外，在圖7A至7E中，佈線R可以與佈線V0連接。作為一個例子，圖8A至8C示出在圖7A、圖7C以及圖7E中連接佈線R與佈線V0的結構。藉由採用這種結構，可以減少佈線的數量。
    另外，因為圖7A等示出電路結構的一個例子，所以可以追加電晶體。與此相反，在圖7A等的各節點中，也可以不追加電晶體、開關、被動元件等。例如，在各開關的端子連接的節點、電晶體的各端子連接的節點及/或負載的各端子連接的節點中，也可以不增加更多的直接連接的電晶體。因此，例如，可以採用如下結構：在負載200、電晶體100、電容元件112以及開關103連接的節點中，直接連接的電晶體(在開關103為電晶體時不包括該電晶體在內)只是電晶體100，並且其他電晶體不與該節點直接連接。 (半導體裝置的驅動方法)
    以下，說明圖7A所示的半導體裝置的驅動方法的一個例子。在該驅動方法中，根據電晶體100的導電型，輸入到各佈線等中的電位的關係不同。於是，依次說明電晶體100為n通道型電晶體的圖7B所示的半導體裝置的驅動方法和電晶體100為p通道型電晶體的圖7D所示的半導體裝置的驅動方法。 (電晶體100為n通道型電晶體時的驅動方法)
    以下，參照圖9的時序圖的例子說明圖7B所示的半導體裝置的驅動方法。
    在圖9所示的時序圖中，Vgs100示出各期間(期間T11、期間T12、期間T13以及期間T14)中的電晶體100的閘極-源極間的電位差。以101表示各期間中的開關101的狀態，以102表示各期間中的開關102的狀態，以103表示各期間中的開關103的狀態，以104表示各期間中的開關104的狀態，並且以105表示各期間中的開關105的狀態。在圖9中，以“ON”表示“開關處於導通狀態”，以“OFF”表示“開關處於非導通狀態”。以302表示各期間中的由電路302控制的佈線S的電位。以303表示各期間中的由電路303控制的佈線R的電位。另外，將電路301控制為至少在期間T11及期間T14中，佈線V的電位成為VDD。在期間T12及期間T13中，佈線V的電位是任意的，但是也可以將電路301控制為在期間T12及/或期間T13中，佈線V的電位成為VDD。
    在期間T11中，使開關101成為非導通狀態，並使開關102、開關103、開關104以及開關105都成為導通狀態。利用電路303使佈線R的電位成為初始化電位(Vinit)。這裏，作為一個例子，初始化電位(Vinit)為佈線V0的電位以下的電位。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖9中，以斜線表示)。佈線V的電位為VDD。圖10A示意性地示出期間T11中的cell內的連接狀態。藉由形成該連接狀態，使儲存在電容元件111中的電壓成為VDD-Vinit。電晶體100的源極電位成為Vinit。電晶體100的閘極電位成為VDD。Vgs100成為VDD-Vinit。另外，以VDD-Vinit大於電晶體100的臨界電壓的方式設定VDD及Vinit。經上述操作，在期間T11結束時，電晶體100成為導通狀態。這裏，因為初始化電位(Vinit)為施加到佈線V0的電位以下的電位，所以在期間T11中，電流不流過負載200。
    在期間T12中，在開關102、開關103以及開關105繼續處於導通狀態的狀態下使開關104成為非導通狀態。開關101繼續處於導非通狀態。另外，利用電路303使佈線R的電位繼續為初始化電位(Vinit)。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖9中，以斜線表示)。另外，在開關104處於非導通狀態下的期間中，佈線V的電位也可以為任意的電位。圖10B示意性地示出期間T12中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電荷藉由處於導通狀態下的電晶體100的源極-汲極間釋放。該放電繼續直到儲存在電容元件111中的電壓下降到Vth而使電晶體100成為非導通狀態為止。像這樣，儲存在電容元件111中的電壓下降到Vth。電晶體100的源極電位繼續為Vinit。電晶體100的閘極電位成為Vinit+Vth。Vgs100成為Vth。像這樣，可以在電容元件111中儲存電晶體100的臨界電壓Vth。另外，因為初始化電位(Vinit)為佈線V0的電位以下的電位，所以與期間T11同樣，在期間T12中，電流不流過負載200。
    有時，Vgs100下降到電晶體100的臨界電壓Vth所需要的時間非常長。因此，在很多情況下，在Vgs100完全下降到臨界電壓Vth之前開始進行下一工作。就是說，在很多情況下，在Vgs100下降到稍微高於臨界電壓Vth的值的狀態下，期間T12結束。就是說，在期間T12結束時，Vgs100也可以說下降到其大小對應於臨界電壓的電壓。
    在期間T13中，在開關104繼續處於非導通狀態的狀態下使開關101成為導通狀態並使開關102、開關103以及開關105成為非導通狀態。另外，使開關101成為導通狀態的時序與使開關102、開關103以及開關105中的任一開關或所有開關成為非導通狀態的時序既可相同又可不同。利用電路302使佈線S的電位成為信號電位(Vsig)。另外，在開關105處於非導通狀態的期間中，佈線R的電位也可以為任意的電位(在圖9中，以斜線表示)。另外，因為開關104處於非導通狀態，所以佈線V的電位可以為任意的電位。圖10C示意性地示出期間T13中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電壓繼續為Vth或其大小對應於Vth的電壓，但是電晶體100的源極的電位成為Vinit+Vα。電晶體100的閘極的電位成為Vsig+Vth。Vgs100成為Vsig+Vth-(Vinit+Vα)。這裏，Vα是根據負載200的電容值、電容元件112的電容值等而決定的值。作為一個例子，Vα是正的電壓。像這樣，可以將Vgs100設定為對應於信號電位Vsig且根據電晶體100的臨界電壓而補正的電壓。這裏，在負載200的電容值十分大於電容元件112的電容值時，Vα成為非常小的值。電晶體100的源極的電位成為Vinit+Vα，但是因為Vα為非常小的值，所以電流不流過負載200。另外，儲存在電容元件112中的電壓成為Vsig-(Vinit+Vα)。
    另外，在期間T13中，也可以在開關104成為導通狀態的狀態下進行工作。在此情況下，電流流過電晶體100，因該電流而使電容元件112的電荷被釋放。此時，其釋放量根據電晶體100的電流特性(例如，遷移率等)而不同。例如，電晶體100的遷移率越高，單位時間的釋放量越多。因此，藉由在開關104成為導通狀態的狀態下釋放電容元件112的電荷，可以根據電晶體100的電流特性的不均勻或退化等補正Vgs100。
    在期間T14中，在開關102、開關103以及開關105繼續處於非導通狀態下使開關101成為非導通狀態並使開關104成為導通狀態。另外，使開關101成為非導通狀態的時序與使開關104成為導通狀態的時序既可相同又可不同。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖9中，以斜線表示)。另外，在開關104處於導通狀態的期間中，佈線V的電位為VDD。圖10D示意性地示出期間T14中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電壓繼續為Vth，儲存在電容元件112中的電壓繼續為Vsig-(Vinit+Vα)，並且Vgs100繼續為Vsig+Vth-(Vinit+Vα)，但是電晶體100的源極的電位成為VEL。另外，電晶體100的閘極的電位成為Vsig+Vth-(Vinit+Vα)+VEL。這裏，VEL是施加到佈線V0的電位以上且VDD以下的電位。像這樣，電晶體100使由Vgs100決定的汲極電流流過負載200。
    在圖9的時序圖所示的驅動方法中，因為Vgs100是對應於信號電位Vsig且根據電晶體100的臨界電壓而補正的電壓，所以即使電晶體100的臨界電壓不均勻或變動等，也可以抑制供應到負載200的電流的電流值的不均勻或變動。另外，即使由於負載200的特性變動而使電晶體100的源極的電位的VEL的值變化，電晶體100的閘極的電位也與源極的電位同樣變化，從而Vgs100也未變化。因此，即使發生負載200的特性變動、退化或不均勻，也可以將預定的電流供應到負載200。
    如上所述的是關於圖7B所示的半導體裝置及其驅動方法的說明。
    在本實施方式中，圖7A至7E等所示的半導體裝置也可以說是對實施方式1中的圖1A至1E等所示的半導體裝置追加佈線R和開關105的結構。藉由採用該結構，可以在期間T11、期間T12以及期間T13中從互不相同的佈線供應預定的電位。由此，可以延長期間T11、期間T12以及期間T13。或者，可以增加與佈線S連接的cell的數量。
    另外，因為佈線S不被供應電位Vinit，所以可以減小佈線S的電位的變動，而可以減少半導體裝置的耗電量。
    另外，本發明的一個方式的半導體裝置的結構不侷限於圖7B所示的結構。本發明的一個方式的半導體裝置可以適當地設置電晶體100、負載200、佈線S、佈線V以及任意個數的開關，以實現圖10A至10D所示的四個連接狀態。
    另外，圖7B所示的半導體裝置的驅動方法不侷限於圖9的時序圖所示的驅動方法。也可以省略幾個期間，或者，也可以追加另一期間。例如，可以採用圖11A的時序圖所示的驅動方法。在圖11A的時序圖中，期間T11、期間T12、期間T13以及期間T14的工作與參照圖9說明的工作同樣。圖11A所示的時序圖與圖9所示的時序圖的不同點在於：在期間T13之後有期間T13’。
    在期間T13’中，在開關103及開關105繼續處於非導通狀態下使開關101成為非導通狀態並使開關102成為導通狀態。另外，開關104既可繼續處於非導通狀態又可成為導通狀態。另外，使開關101成為非導通狀態的時序與使開關102成為導通狀態的時序既可相同又可不同。在期間T13’中使開關104成為導通狀態時，使開關104成為導通狀態的時序與使開關101成為非導通狀態的時序和使開關102成為導通狀態的時序中的任一時序既可相同又可不同。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖11A中，以斜線表示)。另外，在開關105處於非導通狀態的期間中，佈線R的電位也可以為任意的電位(在圖11A中，以斜線表示)。另外，在開關104處於非導通狀態時，佈線V的電位也可以為任意的電位。在開關104處於導通狀態時，佈線V的電位為VDD。圖11B示意性地示出在期間T13’中開關104處於非導通狀態時的cell內的連接狀態。圖11C示意性地示出在期間T13’中開關104處於導通狀態時的cell內的連接狀態。
    藉由形成圖11B或圖11C所示的連接狀態，可以使儲存在電容元件111及電容元件112中的電荷藉由電晶體100被釋放。這裏，單位時間的釋放量根據電晶體100的電流特性(例如，遷移率)而不同。就是說，電晶體100的遷移率越高，單位時間的釋放量越多。因此，藉由在極短時間內進行該放電，可以根據電晶體100的遷移率補正Vgs100。
    期間T13’後的期間T14的工作與參照圖9說明的工作同樣。在圖11A的時序圖所示的驅動方法中，因為Vgs100是對應於信號電位Vsig且根據電晶體100的臨界電壓及遷移率而補正的電壓，所以即使電晶體100的臨界電壓及遷移率不均勻或變動等，也可以抑制供應到負載200的電流的電流值的不均勻或變動。另外，即使由於負載200的特性變動、退化或不均勻等而導致電晶體100的源極的電位的VEL值的變化，電晶體100的閘極的電位也與源極的電位同樣變化，從而Vgs100也未變化。因此，即使發生負載200的特性變動，也可以將預定的電流供應到負載200。
    另外，本發明的一個方式的半導體裝置的結構不侷限於圖7B所示的結構。本發明的一個方式的半導體裝置可以適當地設置電晶體100、負載200、佈線S、佈線V、佈線R以及任意個數的開關，以實現圖10A至10D、圖11B或11C所示的五個連接狀態。
    如上所述，以在圖7B中電晶體100為n通道型電晶體且負載200具有整流性而沿從佈線V向佈線V0的方向供應電流的情況為例說明了半導體裝置的驅動方法。在此情況下，在圖7B中的負載200為發光元件201時，相當於圖7C所示的結構的半導體裝置。因此，也可以利用上述驅動方法使圖7C所示的半導體裝置工作。 (電晶體100為p通道型電晶體時的驅動方法)
    以下，參照圖12的時序圖的例子說明圖7D所示的半導體裝置的驅動方法。
    在圖12所示的時序圖中，Vgs100示出各期間(期間T11、期間T12、期間T13以及期間T14)中的電晶體100的閘極-源極間的電位差。以101表示各期間中的開關101的狀態，以102表示各期間中的開關102的狀態，以103表示各期間中的開關103的狀態，以104表示各期間中的開關104的狀態，並且以105表示各期間中的開關105的狀態。在圖12中，以“ON”表示“開關處於導通狀態”，以“OFF”表示“開關處於非導通狀態”。以302表示各期間中的由電路302控制的佈線S的電位。以303表示各期間中的由電路303控制的佈線R的電位。另外，將電路301控制為至少在期間T11及期間T14中，佈線V的電位成為VSS。在期間T12及期間T13中，佈線V的電位是任意的，但是也可以將電路301控制為在期間T12及/或期間T13中，佈線V的電位成為VSS。
    在期間T11中，使開關101成為非導通狀態，並使開關102、開關103、開關104以及開關105都成為導通狀態。利用電路303使佈線R的電位成為初始化電位(Vinit)。這裏，作為一個例子，初始化電位(Vinit)為佈線V0的電位以上的電位。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖12中，以斜線表示)。佈線V的電位為VSS。圖47A示意性地示出期間T11中的cell內的連接狀態。藉由形成該連接狀態，使儲存在電容元件111中的電壓成為VSS-Vinit。電晶體100的源極電位成為Vinit。電晶體100的閘極電位成為VSS。Vgs100成為VSS-Vinit。另外，以VSS-Vinit小於電晶體100的臨界電壓的方式設定VSS及Vinit。經上述操作，在期間T11結束時，電晶體100成為導通狀態。這裏，因為初始化電位(Vinit)為佈線V0的電位以上的電位，所以在期間T11中，電流不流過負載200。
    在期間T12中，在開關101繼續處於非導通狀態且開關102、開關103以及開關105繼續處於導通狀態的狀態下使開關104成為非導通狀態。另外，利用電路303使佈線R的電位繼續為初始化電位(Vinit)。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖12中，以斜線表示)。另外，在開關104處於非導通狀態下的期間中，佈線V的電位也可以為任意的電位。圖47B示意性地示出期間T12中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電荷藉由處於導通狀態下的電晶體100的源極-汲極間釋放。該放電繼續直到儲存在電容元件111中的電壓上升到Vth而使電晶體100成為非導通狀態為止。像這樣，儲存在電容元件111中的電壓上升到Vth。電晶體100的源極電位繼續為Vinit。電晶體100的閘極電位成為Vinit+Vth。Vgs100成為Vth。像這樣，可以在電容元件111中儲存電晶體100的臨界電壓Vth。另外，因為初始化電位(Vinit)為佈線V0的電位以上的電位，所以與期間T11同樣，在期間T12中，電流不流過負載200。
    有時，Vgs100上升到電晶體100的臨界電壓Vth所需要的時間非常長。因此，在很多情況下，在Vgs100完全上升到臨界電壓Vth之前開始進行下一工作。就是說，在很多情況下，在Vgs100上升到稍微低於臨界電壓Vth的值的狀態下，期間T12結束。就是說，在期間T12結束時，Vgs100也可以說上升到其大小對應於臨界電壓的電壓。
    在期間T13中，在開關104繼續處於非導通狀態的狀態下使開關101成為導通狀態，並使開關102、開關103以及開關105成為非導通狀態。另外，使開關101成為導通狀態的時序與使開關102、開關103以及開關105中的任一開關或所有開關成為非導通狀態的時序既可相同又可不同。利用電路302使佈線S的電位成為信號電位(Vsig)。另外，在開關105處於非導通狀態的期間中，佈線R的電位也可以為任意的電位(在圖12中，以斜線表示)。另外，因為開關104處於非導通狀態，所以佈線V的電位可以為任意的電位。圖47C示意性地示出期間T13中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電壓繼續為Vth或其大小對應於Vth的電壓，但是電晶體100的源極的電位成為Vinit+Vα。電晶體100的閘極的電位成為Vsig+Vth。Vgs100成為Vsig+Vth-(Vinit+Vα)。這裏，Vα是根據負載200的電容值、電容元件112的電容值等而決定的值。作為一個例子，Vα是負的電壓。像這樣，可以將Vgs100設定為對應於信號電位Vsig且根據電晶體100的臨界電壓而補正的電壓。這裏，在負載200的電容值十分大於電容元件112的電容值時，Vα成為非常小的值。電晶體100的源極的電位成為Vinit+vα，但是因為Vα為非常小的值，所以電流不流過負載200。另外，儲存在電容元件112中的電壓成為Vsig-(Vinit+Vα)。
    另外，在期間T13中，也可以在開關104成為導通狀態的狀態下進行工作。在此情況下，電流流過電晶體100，因該電流而使電容元件112的電荷被釋放。此時，其釋放量根據電晶體100的電流特性(例如，遷移率等)而不同。例如，電晶體100的遷移率越高，單位時間的釋放量越多。因此，藉由在開關104成為導通狀態的狀態下釋放電容元件112的電荷，可以根據電晶體100的遷移率補正Vgs100。由此，可以根據電晶體100的電流特性的不均勻或退化等補正Vgs100。
    在期間T14中，在開關102、開關103以及開關105繼續處於非導通狀態下使開關101成為非導通狀態並使開關104成為導通狀態。另外，使開關101成為非導通狀態的時序與使開關104成為導通狀態的時序既可相同又可不同。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖12中，以斜線表示)。另外，在開關104處於導通狀態的期間中，佈線V的電位為VSS。圖47D示意性地示出期間T14中的cell內的連接狀態。藉由形成該連接狀態，儲存在電容元件111中的電壓繼續為Vth，儲存在電容元件112中的電壓繼續為Vsig-(Vinit+Vα)，並且Vgs100繼續為Vsig+Vth-(Vinit+Vα)，但是電晶體100的源極的電位成為VEL。另外，電晶體100的閘極的電位成為Vsig+Vth-(Vinit+Vα)+VEL。這裏，VEL是VSS以上且佈線V0的電位以下的電位。像這樣，電晶體100使由Vgs100決定的汲極電流流過負載200。
    在期間T14中，因為Vgs100是對應於信號電位Vsig且根據電晶體100的臨界電壓而補正的電壓，所以即使電晶體100的臨界電壓不均勻等，也可以將對應於信號電位Vsig的預定的電流值的汲極電流供應到負載200。另外，即使由於負載200的特性變動而使電晶體100的源極的電位的VEL的值變化，電晶體100的閘極的電位也與源極的電位同樣變化，從而Vgs100也未變化。因此，即使發生負載200的特性變動，也可以將預定的電流供應到負載200。
    另外，本發明的一個方式的半導體裝置的結構不侷限於圖7D所示的結構。本發明的一個方式的半導體裝置可以適當地設置電晶體100、負載200、佈線S、佈線V以及任意個數的開關，以實現圖47A至47D所示的四個連接狀態。
    另外，圖7D所示的半導體裝置的驅動方法不侷限於圖12的時序圖所示的驅動方法。例如，可以採用圖13A的時序圖所示的驅動方法。在圖13A的時序圖中，期間T11、期間T12、期間T13以及期間T14的工作與參照圖12說明的工作同樣。圖13A所示的時序圖與圖12所示的時序圖的不同點在於：在期間T13之後有期間T13’。
    在期間T13’中，在開關103及開關105繼續處於非導通狀態下使開關101成為非導通狀態並使開關102成為導通狀態。另外，開關104既可繼續處於非導通狀態又可成為導通狀態(在圖13A中，以斜線表示)。另外，使開關101成為非導通狀態的時序與使開關105成為非導通狀態的時序及使開關102成為導通狀態的時序中的任一時序或所有時序既可相同又可不同。在期間T13’中使開關104成為導通狀態時，使開關104成為導通狀態的時序與使開關101成為非導通狀態的時序、使開關105成為非導通狀態的時序以及使開關102成為導通狀態的時序中的任一時序既可相同又可不同。另外，在開關101處於非導通狀態的期間中，佈線S的電位也可以為任意的電位(在圖13A中，以斜線表示)。另外，在開關105處於非導通狀態的期間中，佈線R的電位也可以為任意的電位(在圖13A中，以斜線表示)。另外，在開關104處於非導通狀態時，佈線V的電位也可以為任意的電位。在開關104處於導通狀態時，佈線V的電位為VSS。圖13B示意性地示出在期間T13’中開關104處於非導通狀態時的cell內的連接狀態。圖13C示意性地示出在期間T13’中開關104處於導通狀態時的cell內的連接狀態。
    藉由形成圖13B或圖13C所示的連接狀態，可以使儲存在電容元件111及電容元件112中的電荷藉由電晶體100被釋放。這裏，單位時間的釋放量根據電晶體100的遷移率而不同。就是說，電晶體100的遷移率越高，單位時間的釋放量越多。因此，藉由在極短時間內進行該放電，可以根據電晶體100的遷移率補正Vgs100。
    期間T13’後的期間T14的工作與參照圖12說明的工作同樣。在圖13A的時序圖所示的驅動方法中，因為Vgs100是對應於信號電位Vsig且根據電晶體100的臨界電壓及遷移率而補正的電壓，所以即使電晶體100的臨界電壓及遷移率不均勻，也可以抑制供應到負載200的電流的電流值的不均勻。另外，即使由於負載200的特性變動而導致電晶體100的源極的電位的VEL值的變化，電晶體100的閘極的電位也與源極的電位同樣變化，從而Vgs100也未變化。因此，即使發生負載200的特性變動，也可以將預定的電流供應到負載200。
    另外，本發明的一個方式的半導體裝置的結構不侷限於圖7D所示的結構。本發明的一個方式的半導體裝置可以適當地設置電晶體100、負載200、佈線S、佈線V、佈線R以及任意個數的開關，以實現圖47A至47D、圖13B或13C所示的五個連接狀態。
    如上所述，以在圖7D中電晶體100為p通道型電晶體且負載200具有整流性而沿從佈線V0向佈線V的方向供應電流的情況為例說明了半導體裝置的驅動方法。在此情況下，在圖7D中的負載200為發光元件201時，相當於圖7E所示的結構的半導體裝置。因此，也可以利用上述驅動方法使圖7E所示的半導體裝置工作。
    本實施方式相當於對其他實施方式的一部或全部進行了改變、追加、修正、去除、應用、屬概念化或種概念化的方式。因此，可以以本實施方式的一部或全部對其他實施方式的一部或全部自由地進行組合、應用以及置換。 實施方式3
    本發明的半導體裝置可以具有多個在實施方式1或實施方式2的圖中以cell表示的結構(以下也稱為基本電路)。此時，在多個基本電路之間，可以共同使用佈線。藉由共同使用佈線，可以實現半導體裝置的小型化。另外，在將基本電路用於像素的顯示裝置或發光裝置中，可以實現像素的微型化。以下，參照圖式詳細地說明共同使用佈線時的結構的一個例子。另外，在圖式中，以(i、j)等的符號區別多個基本電路。另外，關於包括在基本電路中的佈線，其中以(i)等的符號表示配置在行方向上的佈線，以(j)等的符號表示配置在列方向上的佈線。另外，各基本電路的結構與上述實施方式所示的結構同樣。
    圖14A至圖16B是示出設置有多個在實施方式1的圖中以cell表示的基本電路的半導體裝置的結構的示意圖或電路圖。
    圖14A示出相鄰的列上的基本電路(cell(i、j)和cell(i、j+1))。在各基本電路中，在列方向上設置有佈線S和佈線V。圖14B示出在圖14A中改變佈線V的設置方法而在行方向上設置佈線V(i)，以使兩個基本電路共同使用該佈線V(i)的例子。圖14C示出兩個基本電路共同使用在圖14A中設置在列方向上的佈線V(j)的例子。圖14D是更具體地示出圖14B的結構的電路圖的一個例子。圖14E是更具體地示出圖14C的結構的電路圖的一個例子。
    圖15A示出相鄰的四個基本電路(cell(i、j)、cell(i、j+1)、cell(i+1、j)以及cell(i+1、j+1))。在cell(i、j)與cell(i+1、j)之間，共同使用佈線S(j)和佈線V(j)。在cell(i、j+1)與cell(i+1、j+1)之間，共同使用佈線S(j+1)和佈線V(j+1)。圖15B示出在圖15A中改變佈線V的設置方法而在行方向上設置佈線V(i)及佈線V(i+1)，以在cell(i、j)與cell(i、j+1)之間共同使用佈線V(i)，並在cell(i+1、j)與cell(i+1、j+1)之間共同使用佈線V(i+1)的例子。圖15C示出在行方向上及列方向上設置佈線V，以在cell(i、j)與cell(i、j+1)之間共同使用佈線V(i)，在cell(i+1、j)與cell(i+1、j+1)之間共同使用佈線V(i+1)，在cell(i、j)與cell(i+1、j)之間共同使用佈線V(j)，並且在cell(i、j+1)與cell(i+1、j+1)之間共同使用佈線V(j+1)的例子。佈線V(i)、佈線V(i+1)、佈線V(j)以及佈線V(j+1)可以彼此連接。藉由如上所述那樣設置佈線V，可以降低由佈線電阻等導致的電壓下降的負面影響，而將固定的電位供應到多個基本電路。因此，圖15C所示的結構對設置有多個基本電路的結構如將基本電路用於像素的顯示裝置或發光裝置特別有效。圖15D示出在相鄰的列中共同使用佈線V(j)的例子。圖15E示出在相鄰的行中共同使用佈線V(i)的例子。圖15F示出設置佈線V(j)和佈線V(i)，以在相鄰的列中共同使用佈線V(j)，並在相鄰的行中共同使用佈線V(i)的例子。佈線V(i)和佈線V(j)可以彼此連接。藉由如上所述那樣設置佈線V，可以降低由佈線電阻等導致的電壓下降的負面影響，而將固定的電位供應到多個基本電路。因此，圖15F所示的結構對設置有多個基本電路的結構如將基本電路用於像素的顯示裝置或發光裝置特別有效。圖16A是更具體地示出圖15D的結構的電路圖的一個例子。圖16B是更具體地示出圖15F的結構的電路圖的一個例子。
    圖17A至圖21B是示出設置有多個在實施方式2的圖中以cell表示的基本電路的半導體裝置的結構的示意圖或電路圖。
    圖17A示出相鄰的列上的基本電路(cell(i、j)和cell(i、j+1))。在各基本電路中，在列方向上設置有佈線S、佈線R以及佈線V。圖17B示出在圖17A中改變佈線V的設置方法而在行方向上設置佈線V(i)，以使兩個基本電路共同使用該佈線V(i)的例子。圖17C示出在圖17A中改變佈線R的設置方法而在行方向上設置佈線R(i)，以使兩個基本電路共同使用該佈線R(i)的例子。圖17D示出在圖17A中改變佈線V及佈線R的設置方法而在行方向上設置佈線V(i)及佈線R(i)，以使兩個基本電路共同使用該佈線V(i)及該佈線R(i)的例子。圖17E示出兩個基本電路共同使用在圖17A中設置在列方向上的佈線V(j)的例子。圖17F示出兩個基本電路共同使用在圖17A中設置在列方向上的佈線R(j)的例子。圖17G示出兩個基本電路共同使用在圖17A中設置在列方向上的佈線V(j)及佈線R(j)的例子。圖17H示出兩個基本電路共同使用圖17C中的佈線V(j)的例子。圖17I是更具體地示出圖17H的結構的電路圖的一個例子。圖18A是更具體地示出圖17B的結構的電路圖的一個例子。圖18B是更具體地示出圖17D的結構的電路圖的一個例子。
    圖19A示出相鄰的四個基本電路(cell(i、j)、cell(i、j+1)、cell(i+1、j)以及cell(i+1、j+1))。在cell(i、j)與cell(i+1、j)之間，共同使用佈線S(j)、佈線R(j)以及佈線V(j)，並且在cell(i、j+1)與cell(i+1、j+1)之間，共同使用佈線S(j+1)、佈線R(j+1)以及佈線V(j+1)。在圖19B中，在cell(i、j)與cell(i+1、j)之間，共同使用佈線S(j)及佈線R(j)，並且在cell(i、j+1)與cell(i+1、j+1)之間，共同使用佈線S(j+1)及佈線R(j+1)。另外，在cell(i、j)與cell(i、j+1)之間，共同使用佈線V(i)。另外，在cell(i+1、j)與cell(i+1、j+1)之間，共同使用佈線V(i+1)。在圖19C中，在cell(i、j)與cell(i+1、j)之間，共同使用佈線S(j)及佈線V(j)，並且在cell(i、j+1)與cell(i+1、j+1)之間，共同使用佈線S(j+1)及佈線V(j+1)。另外，在cell(i、j)與cell(i、j+1)之間，共同使用佈線R(i)。另外，在cell(i+1、j)與cell(i+1、j+1)之間，共同使用佈線R(i+1)。圖19D示出在圖19B中改變佈線R的設置方法而在行方向上設置佈線R(i)及佈線R(i+1)的例子。圖19E示出在圖19D中還設佈線V(j)及佈線V(j+1)的例子。佈線V(i)、佈線V(i+1)、佈線V(j)以及佈線V(j+1)可以彼此連接。藉由如上所述那樣設置佈線V，可以降低由佈線電阻等導致的電壓下降的負面影響，而將固定的電位供應到多個基本電路。因此，圖19E所示的結構對設置有多個基本電路的結構如將基本電路用於像素的顯示裝置或發光裝置特別有效。
    圖20A示出相鄰的四個基本電路(cell(i、j)、cell(i、j+1)、cell(i+1、j)以及cell(i+1、j+1))。在cell(i、j)與cell(i+1、j)之間，共同使用佈線S(j)及佈線R(j)，並且在cell(i、j+1)與cell(i+1、j+1)之間，共同使用佈線S(j+1)及佈線R(j+1)。另外，四個基本電路共同使用佈線V(j)。在圖20B中，在cell(i、j)與cell(i+1、j)之間，共同使用佈線S(j)及佈線V(j)，並且在cell(i、j+1)與cell(i+1、j+1)之間，共同使用佈線S(j+1)及佈線V(j+1)。另外，四個基本電路共同使用佈線R(j)。在圖20C中，在cell(i、j)與cell(i+1、j)之間，共同使用佈線S(j)，並且在cell(i、j+1)與cell(i+1、j+1)之間，共同使用佈線S(j+1)。另外，四個基本電路共同使用佈線V(j)及佈線R(j)。圖20D示出在圖20C中改變佈線V及佈線R的設置方法而在行方向上設置佈線V(i)及佈線R(i)，以使四個基本電路共同使用該佈線V(i)及該佈線R(i)的例子。在圖20E中，在cell(i、j)與cell(i+1、j)之間，共同使用佈線S(j)，並且在cell(i、j+1)與cell(i+1、j+1)之間，共同使用佈線S(j+1)。另外，四個基本電路共同使用佈線R(i)，並共同使用佈線V(j)。在圖20F中，在cell(i、j)與cell(i+1、j)之間，共同使用佈線S(j)，並且在cell(i、j+1)與cell(i+1、j+1)之間，共同使用佈線S(j+1)。另外，四個基本電路共同使用佈線R(j)，並共同使用佈線V(i)。在圖20G中，在圖20A中還設置佈線V(i)，使得四個基本電路共同使用佈線V(i)。佈線V(i)和佈線V(j)可以彼此連接。藉由如上所述那樣設置佈線V，可以降低由佈線電阻等導致的電壓下降的負面影響，而將固定的電位供應到多個基本電路。因此，圖20G所示的結構對設置有多個基本電路的結構如將基本電路用於像素的顯示裝置或發光裝置特別有效。圖21A是更具體地示出圖20A的結構的電路圖的一個例子。圖21B是更具體地示出圖20G的結構的電路圖的一個例子。
    本實施方式相當於對其他實施方式的一部或全部進行了改變、追加、修正、去除、應用、屬概念化或種概念化的方式。因此，可以以本實施方式的一部或全部對其他實施方式的一部或全部自由地進行組合、應用以及置換。 實施方式4
    在上述實施方式中說明的基本電路(cell)中的各開關可以為電晶體。
    圖22A及圖22C示出如下一個例子：在實施方式1中的圖1A所示的半導體裝置中，開關101由電晶體11構成，開關102由電晶體12構成，開關103由電晶體13構成，並且開關104由電晶體14構成。電晶體11至電晶體14既可使用其導電型與電晶體100的導電型相同的電晶體，又可使用其導電型與電晶體100的導電型不同的電晶體。藉由將基本電路(cell)所具有的所有電晶體的導電型設定為同一導電型，可以簡化半導體裝置的製程，而可以降低成本。圖22A示出電晶體11至電晶體14為n通道型電晶體的例子，而圖22C示出電晶體12及電晶體13為n通道型電晶體，而電晶體11及電晶體14為p通道型電晶體的例子。
    半導體裝置可以採用如下結構：電晶體11的閘極與佈線G1連接，電晶體12的閘極與佈線G2連接，電晶體13的閘極與佈線G3連接，並且電晶體14的閘極與佈線G4連接。作為一個例子，如圖22A及圖22C所示，佈線G1至佈線G4與電路401連接。電路401具有將信號輸出到佈線G1至佈線G4而控制電晶體11至電晶體14的開關(導通狀態或非導通狀態)的功能。因此，供應到佈線G1至佈線G4的電位(例如，信號電位)較佳為脈衝狀，而不是固定的，但是本發明的實施方式之一不侷限於此。或者，佈線G1至佈線G4具有閘極信號線、選擇信號線或掃描線的功能。作為電路401的例子，有閘極驅動器(掃描線驅動電路)等。因為其他結構與圖1A等相同，所以省略說明。
    圖22B示出如下一個例子：在圖22A中，電晶體12及電晶體13為同一導電型的電晶體，並共同使用佈線G2和佈線G3而將佈線G3整合到佈線G2。作為一個例子，如圖22B所示，佈線G1及佈線G2與電路402連接。電路402具有將信號輸出到佈線G1及佈線G2而控制電晶體11至電晶體13的開關(導通狀態或非導通狀態)的功能。作為一個例子，如圖22B所示，佈線G4與電路403連接。電路403具有將信號輸出到佈線G4而控制電晶體14的開關(導通狀態或非導通狀態)的功能。作為電路402或電路403的例子，有閘極驅動器(掃描線驅動電路)等。因為其他結構與圖1A等相同，所以省略說明。
    另外，雖然在圖22A至圖22C中示出圖1A所示的基本電路(cell)中的各開關為電晶體的例子，但是本發明的半導體裝置不侷限於此。在實施方式1中說明的半導體裝置中的各開關可以為電晶體。另外，可以共同使用與以同一時序或彼此相反的時序開關的多個電晶體的閘極連接的佈線。例如，可以在如下情況下共同使用連接於電晶體A的閘極的佈線和連接於電晶體B的閘極的佈線：電晶體A和電晶體B為同一導電型的電晶體，在電晶體A和電晶體B中的一方處於導通狀態時，另一方也處於導通狀態，而在電晶體A和電晶體B中的一方處於非導通狀態時，另一方也處於非導通狀態。或者，例如，可以在如下情況下共同使用連接於電晶體A的閘極的佈線和連接於電晶體B的閘極的佈線：電晶體A和電晶體B為彼此不同的導電型的電晶體，在電晶體A和電晶體B中的一方處於導通狀態時，另一方處於非導通狀態，而在電晶體A和電晶體B中的一方處於非導通狀態時，另一方處於導通狀態。
    另外，圖23A示出如下一個例子：在實施方式2中的圖7A所示的半導體裝置中，開關101由電晶體11構成，開關102由電晶體12構成，開關103由電晶體13構成，開關104由電晶體14構成，並且開關105由電晶體15構成。電晶體11至電晶體15既可使用其導電型與電晶體100的導電型相同的電晶體，又可使用其導電型與電晶體100的導電型不同的電晶體。藉由將基本電路(cell)所具有的所有電晶體的導電型設定為同一導電型，可以簡化半導體裝置的製程，而可以降低成本。
    半導體裝置可以採用如下結構：電晶體11的閘極與佈線G1連接，電晶體12的閘極與佈線G2連接，電晶體13的閘極與佈線G3連接，電晶體14的閘極與佈線G4連接，並且電晶體15的閘極與佈線G5連接。作為一個例子，如圖23A所示，佈線G1至佈線G5與電路404連接。電路404具有將信號輸出到佈線G1至佈線G5而控制電晶體11至電晶體15的開關(導通狀態或非導通狀態)的功能。因此，供應到佈線G1至佈線G5的電位(例如，信號電位)較佳為脈衝狀而不是固定的，但是本發明的實施方式之一不侷限於此。或者，佈線G1至佈線G5具有閘極信號線、選擇信號線或掃描線的功能。作為電路404的例子，有閘極驅動器(掃描線驅動電路)等。因為其他結構與圖7A等相同，所以省略說明。
    圖23B示出如下一個例子：在圖23A中，電晶體12及電晶體13為同一導電型的電晶體，並共同使用佈線G2和佈線G3而將佈線G3整合到佈線G2。作為一個例子，如圖23B所示，佈線G1及佈線G2與電路405連接。電路405具有將信號輸出到佈線G1及佈線G2而控制電晶體11至電晶體13的開關(導通狀態或非導通狀態)的功能。作為一個例子，如圖23B所示，佈線G4及佈線G5與電路406連接。電路406具有將信號輸出到佈線G4及佈線G5而控制電晶體14及電晶體15的開關(導通狀態或非導通狀態)的功能。作為電路405或電路406的例子，有閘極驅動器(掃描線驅動電路)等。因為其他結構與圖7A等相同，所以省略說明。
    圖23C示出如下一個例子：在圖23A中，電晶體12、電晶體13以及電晶體15為同一導電型的電晶體，並共同使用佈線G2、佈線G3以及佈線G5而將佈線G3及佈線G5整合到佈線G2。作為一個例子，如圖23C所示，佈線G1及佈線G2與電路407連接。電路407具有將信號輸出到佈線G1及佈線G2而控制電晶體11至電晶體13及電晶體15的開關(導通狀態或非導通狀態)的功能。作為一個例子，如圖23C所示，佈線G4與電路408連接。電路408具有將信號輸出到佈線G4而控制電晶體14的開關(導通狀態或非導通狀態)的功能。作為電路407或電路408的例子，有閘極驅動器(掃描線驅動電路)等。因為其他結構與圖7A等相同，所以省略說明。
    圖51A示出如下一個例子：在圖23A中，電晶體13及電晶體15為同一導電型的電晶體，並共同使用佈線G3和佈線G5而將佈線G5整合到佈線G3。作為一個例子，如圖51A所示，佈線G1及佈線G2與電路409連接。電路409具有將信號輸出到佈線G1及佈線G2而控制電晶體11及電晶體12的開關(導通狀態或非導通狀態)的功能。作為一個例子，如圖51A所示，佈線G3及佈線G4與電路410連接。電路410具有將信號輸出到佈線G3及佈線G4而控制電晶體13至電晶體15的開關(導通狀態或非導通狀態)的功能。作為電路409或電路410的例子，有閘極驅動器(掃描線驅動電路)等。因為其他結構與圖7A等相同，所以省略說明。
    圖51B示出如下一個例子：在圖23A中，電晶體12及電晶體15為同一導電型的電晶體，並共同使用佈線G2和佈線G5而將佈線G5整合到佈線G2。作為一個例子，如圖51B所示，佈線G1及佈線G2與電路411連接。電路411具有將信號輸出到佈線G1及佈線G2而控制電晶體11、電晶體12以及電晶體15的開關(導通狀態或非導通狀態)的功能。作為一個例子，如圖51B所示，佈線G3及佈線G4與電路412連接。電路412具有將信號輸出到佈線G3及佈線G4而控制電晶體13及電晶體14的開關(導通狀態或非導通狀態)的功能。作為電路411或電路412的例子，有閘極驅動器(掃描線驅動電路)等。因為其他結構與圖7A等相同，所以省略說明。
    另外，在圖22A至23C等中，電晶體100可以具有電流源的功能。因此，在供應電流時，電晶體100在很多情況下工作在飽和區中。此時，飽和區中的電流特性越平坦(在以汲極與源極之間的電壓為橫軸並以流過汲極與源極之間的電流為縱軸時，圖表中的線斜率小，例如，接近於0)，電流源的功能越高。因此，電晶體100的通道長度或閘極長度比電晶體11至電晶體15長。電晶體100的通道長度或閘極長度較佳為電晶體11至電晶體15的5倍以上，更有選為10倍以上。但是，本發明的實施方式之一不侷限於此。
    另外，在圖22A至23C等中，電晶體100可以具有將大電流供應到負載200的功能。因此，在電流流過電晶體100時，電晶體100較佳為能夠使更多的電流流過負載200。因此，電晶體100的通道寬度或閘極寬度比電晶體11至電晶體15大。電晶體100的通道寬度或閘極寬度較佳為電晶體11至電晶體15的5倍以上，更有選為10倍以上。但是，本發明的實施方式之一不侷限於此。
    另外，雖然在圖23A至圖23C中示出圖7A所示的基本電路(cell)中的各開關為電晶體的例子，但是本發明的半導體裝置不侷限於此。在實施方式2中說明的半導體裝置中的各開關可以為電晶體。另外，可以共同使用與以同一時序或彼此相反的時序開關的多個電晶體的閘極連接的佈線。
    另外，在作為本發明的半導體裝置採用具有多個基本電路(cell)的結構時，藉由在各基本電路中採用圖22A至23C所示的結構，可以在多個基本電路之間共同使用佈線。藉由共同使用佈線，可以實現半導體裝置的小型化。另外，在將基本電路用於像素的顯示裝置或發光裝置中，可以實現像素的微型化。以下，參照圖式詳細地說明共同使用佈線時的結構的一個例子。另外，在圖式中，以(i、j)等的符號區別多個基本電路。另外，關於包括在基本電路中的佈線，其中以(i)等的符號表示配置在行方向上的佈線，以(j)等的符號表示配置在列方向上的佈線。另外，各基本電路的結構與如上所述的結構同樣。
    圖24示出具有多個圖23A所示的基本電路(cell)的半導體裝置的一個例子。該半導體裝置使用另一基本電路(cell)的佈線代替佈線R。作為一個例子，使用前一行的佈線G1。圖25示出具有多個圖23A所示的基本電路(cell)的半導體裝置的一個例子。該半導體裝置使用前一行的佈線G4代替佈線R。本發明的實施方式之一不侷限於此，也可以使用另一行的佈線G1至G5中的任何一個代替佈線R。
    圖26示出具有多個圖22A所示的基本電路(cell)的半導體裝置的一個例子。在兩個基本電路之間，共同使用佈線G1至佈線G4。圖27示出具有多個圖22A所示的基本電路(cell)的半導體裝置的一個例子。在三個基本電路之間，共同使用佈線G1至佈線G4。本發明不侷限於此，也可以在四個以上的基本電路中共同使用佈線G1至佈線G4。圖28示出具有多個圖23A所示的基本電路(cell)的半導體裝置的一個例子。在兩個基本電路之間，共同使用佈線G1至佈線G5。圖29示出在圖28中進一步共同使用佈線R(j)的例子。另外，本發明不侷限於此，也可以共同使用與以同一時序或彼此相反的時序進行開關的多個電晶體的閘極連接的佈線。
    雖然在圖26及圖27中示出在多個基本電路之間共同使用所有佈線G1至佈線G4的例子，但是本發明不侷限於此。也可以共同使用這些佈線的一部分。雖然在圖28及圖29中示出在多個基本電路之間共同使用所有佈線G1至佈線G5的例子，但是本發明不侷限於此。也可以共同使用這些佈線的一部分。再者，也可以與實施方式3所示的佈線共用的結構組合。
    圖41A示出具有多個圖22A所示的基本電路(cell)的半導體裝置的一個例子。該半導體裝置可以使用前一行的基本電路(cell)的佈線G1代替佈線G2及佈線G3。注意，電晶體12及電晶體13與電晶體11具有同一導電型。圖41B示出採用該結構時的驅動方法的一個例子。圖41B示出cell(i、j)中的期間T11、期間T12、期間T13以及期間T14與cell(i+1、j)中的期間T11、期間T12、期間T13以及期間T14之間的時序的關係。各期間的工作與在上述實施方式中說明的工作同樣，而省略說明。
    圖44示出具有多個圖22B所示的基本電路(cell)的半導體裝置的一個例子。該半導體裝置可以包括：具有將信號輸入到多個基本電路的佈線G1及佈線G2的功能的單元441(如掃描線驅動電路)；以及具有將信號輸入到多個基本電路的佈線G4的功能的單元442(如掃描線驅動電路)。這裏，藉由將單元441的輸出out(i)輸入到佈線G2(i)和佈線G1(i-1)的兩者，可以使輸入到各基本電路的佈線G2的信號與輸入到前一行的基本電路(cell)的佈線G1的信號相同。注意，電晶體12及電晶體13與電晶體11具有同一導電型。
    圖42A示出具有多個圖22A所示的基本電路(cell)的半導體裝置的一個例子。該半導體裝置可以使用前一行的基本電路(cell)的佈線G4代替佈線G2及佈線G3。注意，電晶體12及電晶體13與電晶體14具有不同導電型。圖42B示出採用該結構時的驅動方法的一個例子。圖42B示出cell(i、j)中的期間T11、期間T12、期間T13以及期間T14與cell(i+1、j)中的期間T11、期間T12、期間T13以及期間T14之間的時序的關係。各期間的工作與在上述實施方式中說明的工作同樣，而省略說明。
    圖43A示出具有多個圖23A所示的基本電路(cell)的半導體裝置的一個例子。該半導體裝置可以使用前一行的基本電路(cell)的佈線G4代替佈線G2、佈線G3以及佈線G5。注意，電晶體12、電晶體13以及電晶體15與電晶體14具有不同導電型。圖43B示出採用該結構時的驅動方法的一個例子。圖43B示出cell(i、j)中的期間T11、期間T12、期間T13以及期間T14與cell(i+1、j)中的期間T11、期間T12、期間T13以及期間T14之間的時序的關係。各期間的工作與在上述實施方式中說明的工作同樣，而省略說明。
    圖45A示出具有多個圖45B或45C所示的基本電路(cell)的半導體裝置的一個例子。該半導體裝置可以包括：具有將信號輸入到多個基本電路的佈線G2及佈線G4的功能的單元441(如掃描線驅動電路)；以及具有將信號輸入到多個基本電路的佈線G1的功能的單元442(如掃描線驅動電路)。這裏，藉由將單元441的輸出out(i)輸入到佈線G2(i)和佈線G4(i-1)的兩者，可以使輸入到各基本電路的佈線G2的信號與輸入到前一行的基本電路(cell)的佈線G4的信號相同。注意，如圖45B或45C所示，電晶體12及電晶體13與電晶體14具有不同導電型。
    雖然未圖示，但是在具有多個圖23A所示的基本電路(cell)的半導體裝置中，也可以使用前一行的基本電路(cell)的佈線G1代替佈線G2、佈線G3以及佈線G5。此時，電晶體12、電晶體13以及電晶體15與電晶體11具有同一導電型。
    另外，雖然在圖22A至圖29、圖41A、圖42A、圖43A、圖45B以及圖45C等中示出使用一個電晶體構成一個開關的例子，但是本發明不侷限於此。也可以使用多個電晶體構成一個開關。例如，也可以使用串聯連接的多個電晶體構成一個開關。或者，也可以使用並聯連接的多個電晶體構成一個開關。或者，也可以使用CMOS結構的電晶體構成一個開關。
    本實施方式相當於對其他實施方式的一部或全部進行了改變、追加、修正、去除、應用、屬概念化或種概念化的方式。因此，可以以本實施方式的一部或全部對其他實施方式的一部或全部自由地進行組合、應用以及置換。 實施方式5
    在上述實施方式中說明的基本電路中，還可以設置電容元件113。以下，說明其一個例子。
    圖30A、30B以及30C示出在圖1A、1C以及1E所示的基本電路中設置有電容元件113的結構。在圖30A中，電容元件113的一對電極中的一方與負載200連接，另一方與佈線Vx連接。在圖30B中，電容元件113的一對電極中的一方與發光元件201的陽極連接，另一方與佈線Vx連接。在圖30C中，電容元件113的一對電極中的一方與發光元件201的陰極連接，另一方與佈線Vx連接。
    另外，作為一個例子，如圖30A所示，佈線Vx至少與供應電源電位(低電源電位或高電源電位)的電路305連接。作為電路305的例子，有電源電路等。因此，佈線Vx具有能夠傳送或供應電源電位的功能。或者，佈線Vx具有能夠將電荷供應到電容元件113的功能。或者，佈線Vx具有電源線的功能。或者，佈線Vx具有電容線的功能。另外，佈線Vx的電位較佳為固定的電位，但是本發明的實施方式之一不侷限於此，佈線Vx的電位也可以像脈衝信號那樣變動。
    另外，如圖30D所示，在圖30B中，佈線Vx也可以與佈線V0連接。如圖30E所示，在圖30B中，佈線Vx也可以與佈線V連接。另外，在圖30A或30C所示的結構中，也可以與圖30D及30E同樣連接佈線Vx。另外，佈線Vx不侷限於此，也可以與其他佈線或端子連接。例如，在採用具有多個圖30A至30F所示的基本電路(cell)的結構時，佈線Vx也可以與其他基本電路的佈線連接。作為一個例子，如圖39所示，佈線Vx可以與後一行或前一行中的基本電路的佈線G1、佈線G2以及佈線G3等連接。
    另外，在圖30A至30E所示的結構中，開關101、開關102、開關103以及開關104都可以為電晶體。圖30F是在圖30A所示的結構中各開關為電晶體的一個例子。另外，以同一符號表示與圖22A相同的部分，而省略說明。
    圖31A、31B以及31C示出在圖7A、7C以及7E所示的基本電路中設置有電容元件113的結構。在圖31A中，電容元件113的一對電極中的一方與負載200連接，另一方與佈線Vx連接。在圖31B中，電容元件113的一對電極中的一方與發光元件201的陽極連接，另一方與佈線Vx連接。在圖31C中，電容元件113的一對電極中的一方與發光元件201的陰極連接，另一方與佈線Vx連接。
    另外，作為一個例子，如圖31A所示，佈線Vx至少與供應電源電位(低電源電位或高電源電位)的電路305連接。作為電路305的例子，有電源電路等。因此，佈線Vx具有能夠傳送或供應電源電位的功能。或者，佈線Vx具有能夠將電荷供應到電容元件113的功能。或者，佈線Vx具有電源線的功能。或者，佈線Vx具有電容線的功能。另外，佈線Vx的電位較佳為固定的電位，但是本發明的實施方式之一不侷限於此，佈線Vx的電位也可以像脈衝信號那樣變動。
    另外，如圖31D所示，在圖31B中，佈線Vx也可以與佈線V0連接。如圖31E所示，在圖31B中，佈線Vx也可以與佈線V連接。如圖31F所示，在圖31B中，佈線Vx也可以與佈線R連接。另外，在圖31A或31C所示的結構中，也可以與圖31D至31F同樣連接佈線Vx。另外，佈線Vx不侷限於此，也可以與其他佈線或端子連接。例如，在採用具有多個圖31A至31F所示的基本電路(cell)的結構時，佈線Vx也可以與其他基本電路的佈線連接。作為一個例子，如圖40所示，佈線Vx可以與後一行中的基本電路的佈線G1連接。另外，例如，如圖53所示，圖40中的佈線Vx還可以與佈線R連接。另外，在圖31A至31F或圖40所示的結構中，可以組合圖8A至8C所示的結構。就是說，在圖31A至31F或圖40所示的結構中，佈線V0也可以與佈線R連接。例如，如圖52A所示，圖31B中的佈線Vx可以與佈線V0及佈線R連接。
    再者，在圖31A至31F、圖40以及圖52A等所示的結構中，各開關(開關101、開關102、開關103、開關104以及開關105)都可以為電晶體。例如，如圖52B所示，圖31A中的各開關可以為電晶體。在圖52B中，以同一符號表示與圖23A相同的部分，而省略說明。
    如圖30A至30E、圖31A至31F所示，藉由設置電容元件113，在利用圖4A、圖6A、圖11A以及圖13A等所示的具有期間T13’的驅動方法時，在該期間中能夠容易調整藉由電晶體100供應的電流量，從而能夠根據電晶體100的遷移率進行更準確的補正。或者，這相當於“負載200的電容值實質上增大”，而可以減小期間T13中的Vα的值。
    另外，在圖30A至31F等中，電容元件113的電極的面積較佳為小於負載200(發光元件201)的電極的面積，較佳為該面積的1/2倍以下，更佳為該面積的1/3倍以下。或者，電容元件113的電容值較佳為小於負載200(發光元件201)的電容值，較佳為該電容值的1/2倍以下，更佳為該電容值的1/3倍以下。由此，半導體裝置能夠進行最佳的工作，而不改變佈局面積。但是，本發明的實施方式之一不侷限於此。
    另外，在圖30A至31F等中，電容元件113的電極的面積與負載200(發光元件201)的電極的面積的總和較佳為大於電容元件112的電極的面積，較佳為該面積的2倍以上，更佳為該面積的5倍以上。或者，電容元件113的電容值與負載200(發光元件201)的電容值的總和較佳為大於電容元件112的電容值，較佳為該電容值的2倍以上，更佳為該電容值的5倍以上。由此，在由電容元件112與電容元件113及負載200(發光元件201)分割電壓時，可以將更高的電壓施加到電容元件112。但是，本發明的實施方式之一不侷限於此。
    另外，在圖30A至31F等中，電容元件113的電極的面積較佳為小於電容元件112或電容元件111的電極的面積，較佳為該面積的1/2倍以下，更佳為該面積的1/3倍以下。或者，電容元件113的電容值較佳為小於電容元件112或電容元件111的電容值，較佳為該電容值的1/2倍以下，更佳為該電容值的1/3倍以下。由此，半導體裝置能夠進行最佳的工作，而不改變佈局面積。但是，本發明的實施方式之一不侷限於此。
    本實施方式相當於對其他實施方式的一部或全部進行了改變、追加、修正、去除、應用、屬概念化或種概念化的方式。因此，可以以本實施方式的一部或全部對其他實施方式的一部或全部自由地進行組合、應用以及置換。 實施方式6
    在本實施方式中，說明將上述實施方式所示的基本電路(cell)用於像素的顯示裝置或發光裝置的一個例子。
    圖32A示出將在上述實施方式1中說明的圖1C所示的基本電路(cell)用於像素的顯示裝置的一個例子。圖33A示出將在上述實施方式2中說明的圖7C所示的基本電路(cell)用於像素的顯示裝置的一個例子。以cell(R)表示對應於紅色的像素，並對該像素的結構要素(佈線S、佈線V、(佈線R)、發光元件201以及電晶體100)追加(R)而區別於其他像素的結構要素。以cell(G)表示對應於綠色的像素，並對該像素的結構要素(佈線S、佈線V、(佈線R)、發光元件201以及電晶體100)追加(G)而區別於其他像素的結構要素。以cell(B)表示對應於藍色的像素，並對該像素的結構要素(佈線S、佈線V、(佈線R)、發光元件201以及電晶體100)追加(B)而區別於其他像素的結構要素。基本電路(cell)的結構是如上述實施方式所說明的，而省略說明。
    在圖32A或圖33A中，例如，電晶體100的通道長度與通道寬度的比可以根據對應於各顏色的像素的每一個而不同。就是說，電晶體100(R)、電晶體100(G)以及電晶體100(B)可以分別具有互不相同的通道長度與通道寬度的比。另外，例如，佈線V的寬度可以根據對應於各顏色的像素的每一個而不同。就是說，佈線V(R)、佈線V(G)以及佈線V(B)可以分別具有互不相同的寬度。像這樣，各顏色得到平衡，而可以提高顯示裝置或發光裝置的品質。
    圖32B示出將在上述實施方式5中說明的圖30B所示的基本電路(cell)用於像素的顯示裝置的一個例子。圖33B示出將在上述實施方式5中說明的圖31B所示的基本電路(cell)用於像素的顯示裝置的一個例子。以cell(R)表示對應於紅色的像素，並對該像素的結構要素(佈線S、佈線V、(佈線R)、發光元件201、電晶體100以及電容元件113)追加(R)而區別於其他像素的結構要素。以cell(G)表示對應於綠色的像素，並對該像素的結構要素(佈線S、佈線V、(佈線R)、發光元件201、電晶體100以及電容元件113)追加(G)而區別於其他像素的結構要素。以cell(B)表示對應於藍色的像素，並對該像素的結構要素(佈線S、佈線V、(佈線R)、發光元件201、電晶體100以及電容元件113)追加(B)而區別於其他像素的結構要素。基本電路(cell)的結構是如上述實施方式所說明的，而省略說明。
    在圖32B或圖33B中，例如，電晶體100的通道長度與通道寬度的比可以根據對應於各顏色的像素的每一個而不同。就是說，電晶體100(R)、電晶體100(G)以及電晶體100(B)可以分別具有互不相同的通道長度與通道寬度的比。另外，例如，佈線V的寬度可以根據對應於各顏色的像素的每一個而不同。就是說，佈線V(R)、佈線V(G)以及佈線V(B)可以分別具有互不相同的寬度。另外，例如，電容元件113的電容值可以根據對應於各顏色的像素的每一個而不同。就是說，電容元件113(R)、電容元件113(G)以及電容元件113(B)的電容值可以分別具有互不相同的電容值。像這樣，各顏色得到平衡，而可以提高顯示裝置或發光裝置的品質。
    雖然在圖32A至33B中示出具有對應於紅色、綠色以及藍色的像素的顯示裝置或發光裝置的例子，但是本發明不侷限於此。在具有對應於任意顏色的像素的顯示裝置或發光裝置中，也可以應用與上述同樣的結構。
    本實施方式相當於對其他實施方式的一部或全部進行了改變、追加、修正、去除、應用、屬概念化或種概念化的方式。因此，可以以本實施方式的一部或全部對其他實施方式的一部或全部自由地進行組合、應用以及置換。 實施方式7
    在本實施方式中，說明基本電路(cell)的更詳細的結構的一個方式。
    圖34A示出在圖22A所示的基本電路中使用發光元件201作為負載200的結構。圖34B示出該基本電路的俯視圖的一個例子。另外，如圖34B的左下所示，以同一陰影線表示同一佈線層。佈線層L1形成佈線G1(i)、佈線G2(i)、佈線G3(i)以及佈線G4(i)等。佈線層L2形成佈線S(j)或佈線V(j)。佈線層L3形成電晶體11、電晶體12、電晶體13、電晶體14以及電晶體100的半導體層。在接觸孔con1中，佈線層L2與佈線層L1連接。在接觸孔con2中，佈線層L2與發光元件201的陽極連接。另外，在圖34B中，未圖示發光元件201。在接觸孔con3中，佈線層L2與佈線層L1連接。在接觸孔con4中，佈線層L2與佈線層L1連接。
    另外，在圖34B的俯視圖所示的結構中，也可以改變電晶體100的結構。例如，如圖35所示，將電晶體100中的用作汲極的電極配置為圍繞用作源極的電極的一部分。換言之，可以将晶体管100中的用作汲极的电极形成为U字型或日本片假名“”字型。由此，可以增大電晶體100的實質上的通道寬度，而可以提高可靠性。或者，例如，如圖36所示，將電晶體100中的用作源極的電極配置為圍繞用作汲極的電極的一部分。換言之，可以将晶体管100中的用作源极的电极形成为U字型或日本片假名“”字型。由此，可以使電晶體100的閘極的電位隨自舉工作而容易變動。
    這裏，雖然示出圖22A所示的基本電路的俯視圖的一個例子，但是也可以使其他電路圖所示的基本電路具有同樣的結構，例如，在圖23A所示的基本電路中，佈線R既可用佈線層L2而形成，又可用與發光元件201的陽極相同的層而形成。
    圖37A是沿圖34B中的A1-A2的剖面圖。圖37B是沿圖34B中的A3-A4的剖面圖。
    在圖37A中，在基板800上及在該基板800上的絕緣膜810上形成有電晶體100。電晶體100包括：用作閘極的導電層806a；設置在導電層806a上並用作閘極絕緣膜的絕緣層802；設置在絕緣層802上並與導電層806a重疊的半導體層803；與半導體層803的一部分重疊並用作源極和汲極中的一方的導電層808a；以及與半導體層803的一部分重疊並用作源極和汲極中的另一方的導電層808b。在電晶體100上設置有絕緣層809、絕緣層824以及絕緣層827。在絕緣層827上設置有發光元件201的一部的發光層828和陰極829。
    這裏，電晶體100的通道長度較佳為比包括在基本電路中的其他電晶體的通道長度長。由此，可以提高電晶體100的可靠性。
    在圖37B中，在基板800上及在該基板800上的絕緣膜810上形成有電容元件111及電容元件112。電容元件111包括：用作一對電極中的一方的導電層806a；用作介電層的絕緣層802；以及用作一對電極中的另一方的導電層808c。電容元件112包括：用作一對電極中的一方的導電層806b；用作介電層的絕緣層802；以及用作一對電極中的另一方的導電層808c。另外，使用與導電層808c相同的層形成導電層808d。在導電層808c及導電層808d上設置有絕緣層809及絕緣層824。在絕緣層824上設置有發光元件201的陽極825。導電層808d在設置在絕緣層809及絕緣層824中的接觸孔con2中與發光元件201的陽極825連接。在發光元件201的陽極825上暴露該陽極825的一部分設置有絕緣層827。絕緣層827具有隔壁的功能。接觸發光元件201的陽極825設置有發光層828，並且在發光層828上設置有發光元件201的陰極829。
    另外，電晶體100的結構不侷限於圖37A所示的結構。例如，可以採用圖38A、圖38B、圖38D以及圖38E所示的結構。
    圖38A示出如下例子：在圖37A所示的結構的電晶體100中，在半導體層803與導電層808a及導電層808b之間設置有絕緣層811。絕緣層811可以用作通道保護膜，該通道保護膜防止在將導電層808a及導電層808b加工為預定的形狀時半導體層803被蝕刻。作為電晶體100，也可以使用這種通道保護型電晶體。
    圖38B示出如下例子：在圖37A所示的結構的電晶體100中，改變半導體層803與導電層808a及導電層808b的位置關係，而在導電層808a及導電層808b上設置有半導體層803。
    圖38D示出如下例子：在圖37A所示的結構的電晶體100中，改變半導體層803與導電層806a的位置關係，而在半導體層803上設置有導電層806a。半導體層803包括：與用作閘極的導電層806a重疊的通道形成區881a；以及設置為夾有通道形成區且包含賦予導電型的雜質元素的雜質區881b及雜質區881c。在絕緣層824上設置有用作源極和汲極中的一方的導電層808a及用作源極和汲極中的另一方的導電層808b。在設置在絕緣層824中的接觸孔中，導電層808a與雜質區881b連接，而導電層808b與雜質區881c連接。
    圖38E示出如下例子：在圖38D所示的結構的電晶體100中，在用作電晶體100的閘極的導電層806a的周圍設置有用作側壁的絕緣物890a及絕緣物890b。雖然在導電層806a的上部設置有絕緣層891，但是不一定必須設置絕緣層891。只在與導電層806a、絕緣物890a及絕緣物890b重疊的部分存在著用作閘極絕緣膜的絕緣層802。半導體層803包括：與用作閘極的導電層806a重疊的通道形成區881a；以及設置為夾有通道形成區且包含賦予導電型的雜質元素的雜質區881b及雜質區881c。用作源極和汲極中的一方的導電層808a與雜質區881b接觸。用作源極和汲極中的另一方的導電層808b與雜質區881c接觸。
    電容元件111及電容元件112的結構不侷限於圖37B所示的結構。例如，可以採用圖38C或圖38F所示的結構。
    在圖38C所示的結構中，電容元件111以導電層806a為一對電極中的一方，以半導體層803為一對電極中的另一方，並且以絕緣層802為介電層。電容元件112以導電層806b為一對電極中的一方，以半導體層803為一對電極中的另一方，並且以絕緣層802為介電層。
    在圖38F所示的結構中，電容元件111以導電層806a為一對電極中的一方，以半導體層803為一對電極中的另一方，並且以絕緣層802為介電層。電容元件112以導電層806b為一對電極中的一方，以半導體層803為一對電極中的另一方，並且以絕緣層802為介電層。另外，與導電層806a重疊的區域881d及與導電層806b重疊的區域881e既可包含賦予導電型的雜質元素，又可不包含賦予導電型的雜質元素。在半導體層803中，不與導電層806a及導電層806b重疊的區域可以為包含賦予導電型的雜質元素的雜質區域881f、雜質區域881g以及雜質區域881h。
    上述電晶體11、上述電晶體12、上述電晶體13、上述電晶體14、上述電晶體100等中的形成通道的半導體層或用作電容元件111、電容元件112的一對電極中的一方的半導體層可以用氧化物半導體、單晶矽、多晶矽或非晶矽。該半導體層可以用有機半導體或碳奈米管。
    例如，作為電晶體的一例，可以採用具有兩個以上的閘極電極的多閘極結構的電晶體。當採用多閘極結構時，由於將通道區串聯連接，所以成為多個電晶體串聯連接的結構。因此，藉由採用多閘極結構，可以降低截止電流，提高電晶體的耐壓性(提高可靠性)。或者，藉由利用多閘極結構，當在飽和區工作時，即使汲極-源極間的電壓變化，汲極-源極間電流的變化也不太大，從而可以得到斜率(以該電壓為橫軸並以該電流為縱軸時的圖表中的線斜率)平坦的電壓-電流特性。當利用斜率平坦的電壓-電流特性時，可以實現理想的電流源電路或電阻值非常高的主動負載。其結果是，可以實現特性良好的差動電路或電流反射鏡電路等。
    另外，作為電晶體的一例，可以採用在通道區上下，即夾著通道區配置有閘極電極的結構的電晶體。藉由採用在通道區上下配置有閘極電極的結構，成為多個電晶體並聯連接的電路結構。因此，通道區增加，所以可以增大電晶體的電流值。或者，藉由採用在通道區上下配置有閘極電極的結構，容易產生耗盡層，因此可以改善S值。
    另外，作為電晶體的一例，也可以採用將閘極電極配置在通道區上的結構、將閘極電極配置在通道區下的結構、交錯結構、反交錯結構、將通道區分割成多個區的結構、並聯連接通道區的結構或者串聯連接通道區的結構。
    例如，可以使用各種基板形成電晶體。對基板的種類沒有特別的限制。作為該基板的一例，例如可以使用半導體基板(例如，單晶基板或矽基板)、SOI基板、玻璃基板、石英基板、塑膠基板、金屬基板、不鏽鋼基板、具有不鏽鋼箔的基板、鎢基板、具有鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀的材料的紙或者基材薄膜等。作為玻璃基板的一例，有鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鈉鈣玻璃等。作為撓性基板的一例，有以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)為代表的塑膠或丙烯酸樹脂等的具有撓性的合成樹脂等。作為貼合薄膜的一例，有聚丙烯、聚酯、聚氟化乙烯、聚氯化乙烯等。作為基材薄膜的一例，有聚酯、聚醯胺、聚醯亞胺、無機蒸鍍薄膜、紙類等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體，可以製造特性、尺寸或形狀等的不均勻性小、電流能力高且尺寸小的電晶體。當利用上述電晶體構成電路時，可以實現電路的低功耗化或電路的高集體化。
    另外，也可以使用某個基板來形成電晶體，然後將電晶體轉置到另一基板上，而在另一基板上配置電晶體。作為轉置電晶體的基板，不僅可以使用上述可以形成電晶體的基板，還可以使用紙基板、玻璃紙基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(醋酯纖維、銅氨纖維、人造纖維、再生聚酯)等)、皮革基板、橡皮基板等。藉由使用上述基板，可以實現特性良好的電晶體的形成、功耗低的電晶體的形成、不容易出毛病的裝置的製造、耐熱性的提高、輕量化或薄型化。
    作為氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。此外，作為用來降低使用該氧化物半導體而成的電晶體的電特性的不均勻的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。
    此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
    例如，作為氧化物半導體可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物；三元金屬氧化物如In-Ga-Zn氧化物(也稱為IGZO)、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
    此外，在此，例如，In-Ga-Zn氧化物是指具有In、Ga、Zn的氧化物，對In、Ga、Zn的比率沒有限制。此外，也可以包含In、Ga、Zn以外的金屬元素。
    例如，可以使用In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的原子比的In-Ga-Zn氧化物或具有近於上述原子比的原子比的氧化物。或者，較佳為使用In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的原子比的In-Sn-Zn氧化物或具有近於上述原子比的原子比的氧化物。
    但是，本發明不侷限於此，可以根據所需要的半導體特性(遷移率、臨界電壓、不均勻等)使用適當的組成的材料。另外，較佳為採用適當的載子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間距離、密度等，以得到所需要的半導體特性。
    氧化物半導體可以為單晶或非單晶。在採用後者時，可以採用非晶或多晶。另外，可以採用在非晶中包括具有結晶性的部分的結構或非非晶。
    本實施方式相當於對其他實施方式的一部或全部進行了改變、追加、修正、去除、應用、屬概念化或種概念化的方式。因此，可以以本實施方式的一部或全部對其他實施方式的一部或全部自由地進行組合、應用以及置換。 實施方式8
    可以將在上述實施方式中說明的基本電路用於發光裝置或顯示裝置等半導體裝置的像素。圖48A示出其一個例子。
    半導體裝置可以包括：具有多個像素的像素部700；以及用來驅動像素部的驅動電路701及驅動電路702。驅動電路701或驅動電路702具有將信號輸出到構成各像素的基本電路所具有的佈線的功能。驅動電路701及驅動電路702可以自由地應用已知的結構的驅動電路。
    可以將在上述實施方式中說明的基本電路用於驅動發光裝置或顯示裝置等半導體裝置的像素的驅動電路(或其一部分)。圖48B示出其一個例子。
    半導體裝置可以包括：具有多個像素(在圖式中，以pixel表示)的像素部711；以及用來驅動像素部的驅動電路710。驅動電路710可以具有多個基本電路(cell)。另外，圖48B中的基本電路(cell)也可以看作不包括上述實施方式中的負載200或發光元件201，而其像素(pixel)對應於負載200或發光元件201。就是說，驅動電路710的輸出out對應於上述基本電路(cell)中的電晶體100的源極。
    本實施方式相當於對其他實施方式的一部或全部進行了改變、追加、修正、去除、應用、屬概念化或種概念化的方式。因此，可以以本實施方式的一部或全部對其他實施方式的一部或全部自由地進行組合、應用以及置換。 實施方式9
    圖49A是本發明的一個方式的半導體裝置的立體圖的一個例子。
    圖49A所示的半導體裝置包括顯示部1601、電路基板1602以及連接部1603。可以將上述實施方式中的基本電路用於顯示部1601。
    在電路基板1602上設置有影像處理部，並且各種信號或電源電位藉由連接部1603輸入到顯示部1601。連接部1603可以使用FPC(Flexible Printed Circuit，即撓性印刷電路)等。另外，在使用COF膠帶作為連接部1603時，也可以在另外準備的晶片上預先形成影像處理部的一部的電路或顯示部1601所具有的驅動電路的一部等，並使用COF(Chip On Film，即薄膜覆晶封裝)法將該晶片電連接於COF膠帶。
    圖49B是沿圖49A中的A1-A2的剖面圖。顯示部1601可以包括：基板1610；基板1611；貼合基板1610和基板1611的密封材料1613；包括多個像素的像素部1612；將信號傳送到像素部1612的佈線1614；以及連接佈線1614和連接部1603的各向異性導電樹脂1615。例如，像素部1612所發射的光可以沿圖式中的箭頭所示的方向發射。
    本實施方式相當於對其他實施方式的一部或全部進行了改變、追加、修正、去除、應用、屬概念化或種概念化的方式。因此，可以以本實施方式的一部或全部對其他實施方式的一部或全部自由地進行組合、應用以及置換。 實施例
    本發明的一個方式的半導體裝置可以應用於各種電子裝置。作為電子裝置，例如，可以舉出：個人電腦(如筆記本式電腦或桌上型電腦)；具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位通用磁片(典型為DVD：Digital Versatile Disc)等並具有能夠顯示其影像的顯示器的裝置)；行動電話；可攜式遊戲機；可攜式資訊終端；電子書閱讀器；攝像機；數位相機；護目鏡型顯示器(頭戴式顯示器)；導航系統；音頻再現裝置(車載音響、數位音頻播放器等)；影印機；傳真機；印表機；複合式印表機；自動存取款機(ATM)；以及自動售貨機等。圖50A至50C示出這些電子裝置的具體例子。
    圖50A是可攜式遊戲機，其包括外殼5001、外殼5002、影像顯示部5003、影像顯示部5004、麥克風5005、揚聲器5006、操作鍵5007、觸控筆5008等。可以將根據本發明的一個方式的半導體裝置用於影像顯示部5003或影像顯示部5004。藉由將本發明的一個方式的半導體裝置用於影像顯示部5003或影像顯示部5004，可以提供高影像品質的可攜式遊戲機。另外，圖50A所示的可攜式遊戲機具有影像顯示部5003及影像顯示部5004這兩個顯示部，但是可攜式遊戲機所具有的顯示部的數目不侷限於此。
    圖50B是筆記本式個人電腦，其包括外殼5201、影像顯示部5202、鍵盤5203以及指向裝置5204等。可以將本發明的一個方式的半導體裝置用於影像顯示部5202。藉由將本發明的一個方式的半導體裝置用於影像顯示部5202，可以提供高影像品質的筆記本式個人電腦。
    圖50C是可攜式資訊終端，其包括外殼5401、影像顯示部5402、操作鍵5403等。可以將本發明的一個方式的半導體裝置用於影像顯示部5402。藉由將本發明的一個方式的半導體裝置用於影像顯示部5402，可以提供高影像品質的可攜式資訊終端。
    如上所述，本發明的適用範圍極寬，可以適用於所有領域的電子裝置。
    本實施例相當於對上述實施方式的一部或全部進行了改變、追加、修正、去除、應用、屬概念化或種概念化的方式。因此，可以以本實施例的一部或全部對實施方式的一部或全部自由地進行組合、應用以及置換。
    注意，在本說明書等中，可以在某一個實施方式(或實施例)中所述的圖式或文章中取出其一部分而構成發明的一個方式。從而，在記載有說明某一部分的圖式或文章的情況下，取出其一部分的圖式或文章的內容也是作為發明的一個方式被公開的，所以能夠構成發明的一個方式。因此，例如，可以在記載有一個或多個主動元件(電晶體、二極體等)、佈線、被動元件(電容元件、電阻元件等)、導電層、絕緣層、半導體層、有機材料、無機材料、構件、裝置、工作方法、製造方法等的圖式或文章中，取出其一部分而構成發明的一個方式。例如，可以從具有N個(N是整數)電路元件(電晶體、電容元件等)構成的電路圖中取出M個(M是整數，M<N)電路元件(電晶體、電容元件等)來構成發明的一個方式。作為其他例子，可以從具有N個(N是整數)層構成的剖面圖中取出M個(M是整數，M<N)層來構成發明的一個方式。再者，作為其他例子，可以從具有N個(N是整數)要素構成的流程圖中取出M個(M是整數，M<N)要素來構成發明的一個方式。
    此外，在本說明書等中，在某一個實施方式(或實施例)所述的圖式或文章中記載至少一個具體例子的情況下，所屬技術領域的普通技術人員可以很容易地理解一個事實就是由上述具體例子導出該具體例子的屬概念。從而，在某一個實施方式(或實施例)中所述的圖式或文章中記載至少一個具體例子的情況下，該具體例子的屬概念也作為發明的一個方式被公開，並可以構成發明的一個方式。
    另外，在本說明書等中，至少在圖式中記載的內容(也可以是圖式中的一部分)作為發明的一個方式被公開，並可以構成發明的一個方式。因此，只要在圖式中記載某一個內容，即使不使用文章描述，就該內容作為發明的一個方式被公開，並可以構成發明的一個方式。同樣地，取出圖式中的一部分的圖式也作為發明的一個方式被公開，並可以構成發明的一個方式。
    11‧‧‧電晶體
    12‧‧‧電晶體
    13‧‧‧電晶體
    14‧‧‧電晶體
    15‧‧‧電晶體
    100‧‧‧電晶體
    101‧‧‧開關
    102‧‧‧開關
    103‧‧‧開關
    104‧‧‧開關
    105‧‧‧開關
    111‧‧‧電容元件
    112‧‧‧電容元件
    113‧‧‧電容元件
    200‧‧‧負載
    201‧‧‧發光元件
    300‧‧‧電路
    301‧‧‧電路
    302‧‧‧電路
    303‧‧‧電路
    305‧‧‧電路
    312‧‧‧電路
    401‧‧‧電路
    402‧‧‧電路
    403‧‧‧電路
    404‧‧‧電路
    405‧‧‧電路
    406‧‧‧電路
    407‧‧‧電路
    408‧‧‧電路
    409‧‧‧電路
    410‧‧‧電路
    411‧‧‧電路
    412‧‧‧電路
    441‧‧‧單元
    442‧‧‧單元
    700‧‧‧像素部
    701‧‧‧驅動電路
    702‧‧‧驅動電路
    710‧‧‧驅動電路
    711‧‧‧像素部
    800‧‧‧基板
    802‧‧‧絕緣層
    803‧‧‧半導體層
    806a‧‧‧導電層
    806b‧‧‧導電層
    808a‧‧‧導電層
    808b‧‧‧導電層
    808c‧‧‧導電層
    808d‧‧‧導電層
    809‧‧‧絕緣層
    810‧‧‧絕緣膜
    811‧‧‧絕緣層
    824‧‧‧絕緣層
    825‧‧‧陽極
    827‧‧‧絕緣層
    828‧‧‧發光層
    829‧‧‧陰極
    881a‧‧‧通道形成區
    881b‧‧‧雜質區
    881c‧‧‧雜質區
    881d‧‧‧區域
    881e‧‧‧區域
    881f‧‧‧雜質區
    881g‧‧‧雜質區
    881h‧‧‧雜質區
    890a‧‧‧絕緣物
    890b‧‧‧絕緣物
    891‧‧‧絕緣層
    1601‧‧‧顯示部
    1602‧‧‧電路基板
    1603‧‧‧連接部
    1610‧‧‧基板
    1611‧‧‧基板
    1612‧‧‧像素部
    1613‧‧‧密封材料
    1614‧‧‧佈線
    1615‧‧‧各向異性導電樹脂
    5001‧‧‧外殼
    5002‧‧‧外殼
    5003‧‧‧影像顯示部
    5004‧‧‧影像顯示部
    5005‧‧‧麥克風
    5006‧‧‧揚聲器
    5007‧‧‧操作鍵
    5008‧‧‧觸控筆
    5201‧‧‧外殼
    5202‧‧‧影像顯示部
    5203‧‧‧鍵盤
    5204‧‧‧指向裝置
    5401‧‧‧外殼
    5402‧‧‧影像顯示部
    5403‧‧‧操作鍵
    在圖式中：圖1A至1E是示出半導體裝置的結構的電路圖；圖2是示出半導體裝置的驅動方法的時序圖；圖3A至3D是示出預定期間中的半導體裝置的電連接關係的圖；圖4A是示出半導體裝置的驅動方法的時序圖，而圖4B和4C是示出預定期間中的半導體裝置的電連接關係的圖；圖5是示出半導體裝置的驅動方法的時序圖；圖6A是示出半導體裝置的驅動方法的時序圖，而圖6B和6C是示出預定期間中的半導體裝置的電連接關係的圖；圖7A至7E是示出半導體裝置的結構的電路圖；圖8A至8C是示出半導體裝置的結構的電路圖；圖9是示出半導體裝置的驅動方法的時序圖；圖10A至10D是示出預定期間中的半導體裝置的電連接關係的圖；圖11A是示出半導體裝置的驅動方法的時序圖，而圖11B和11C是示出預定期間中的半導體裝置的電連接關係的圖；圖12是示出半導體裝置的驅動方法的時序圖；圖13A是示出半導體裝置的驅動方法的時序圖，而圖13B和13C是示出預定期間中的半導體裝置的電連接關係的圖；圖14A至14C是示出半導體裝置的佈線共用的結構的示意圖，而圖14D和14E是示出半導體裝置的佈線共用的結構的電路圖；圖15A至15F是示出半導體裝置的佈線共用的結構的示意圖；圖16A和16B是示出半導體裝置的佈線共用的結構的電路圖；圖17A至17H是示出半導體裝置的佈線共用的結構的示意圖，而圖17I是示出半導體裝置的佈線共用的結構的電路圖；圖18A和18B是示出半導體裝置的佈線共用的結構的電路圖；圖19A至19E是示出半導體裝置的佈線共用的結構的示意圖；圖20A至20G是示出半導體裝置的佈線共用的結構的示意圖；圖21A和21B是示出半導體裝置的佈線共用的結構的電路圖；圖22A至22C是示出將電晶體用作開關的半導體裝置的結構的電路圖；圖23A至23C是示出將電晶體用作開關的半導體裝置的結構的電路圖；圖24是示出將電晶體用作開關的半導體裝置的結構的電路圖；圖25是示出將電晶體用作開關的半導體裝置的結構的電路圖；圖26是示出將電晶體用作開關的半導體裝置的結構的電路圖；圖27是示出將電晶體用作開關的半導體裝置的結構的電路圖；圖28是示出將電晶體用作開關的半導體裝置的結構的電路圖；圖29是示出將電晶體用作開關的半導體裝置的結構的電路圖；圖30A至30F是示出半導體裝置的結構的電路圖；圖31A至31F是示出半導體裝置的結構的電路圖；圖32A和32B是示出具有對應於各種顏色的像素的半導體裝置的結構的電路圖；圖33A和33B是示出具有對應於各種顏色的像素的半導體裝置的結構的電路圖；圖34A是示出將電晶體用作開關的半導體裝置的結構的電路圖，而圖34B是示出將電晶體用作開關的半導體裝置的結構的俯視圖；圖35是示出將電晶體用作開關的半導體裝置的結構的俯視圖；圖36是示出將電晶體用作開關的半導體裝置的結構的俯視圖；圖37A和37B是示出半導體裝置的結構的剖面圖；圖38A至38F是示出半導體裝置的結構的剖面圖；圖39是示出將電晶體用作開關的半導體裝置的結構的電路圖；圖40是示出將電晶體用作開關的半導體裝置的結構的電路圖；圖41A是示出將電晶體用作開關的半導體裝置的結構的電路圖，而圖41B是示出將電晶體用作開關的半導體裝置的驅動方法的時序圖；圖42A是示出將電晶體用作開關的半導體裝置的結構的電路圖，而圖42B是示出將電晶體用作開關的半導體裝置的驅動方法的時序圖；圖43A是示出將電晶體用作開關的半導體裝置的結構的電路圖，而圖43B是示出將電晶體用作開關的半導體裝置的驅動方法的時序圖；圖44是示出半導體裝置的結構的方塊圖；圖45A是示出半導體裝置的結構的方塊圖，而圖45B和45C是示出半導體裝置的結構的電路圖；圖46A至46D是示出預定期間中的半導體裝置的電連接關係的圖；圖47A至47D是示出預定期間中的半導體裝置的電連接關係的圖；圖48A和48B是示出半導體裝置的結構的方塊圖；圖49A是示出半導體裝置的結構的立體圖，而圖49B是示出半導體裝置的結構的剖面圖；圖50A至50C是示出電子裝置的結構的圖；圖51A和51B是示出將電晶體用作開關的半導體裝置的結構的電路圖；圖52A和52B是示出半導體裝置的結構的電路圖；圖53是示出將電晶體用作開關的半導體裝置的結構的電路圖。
    300、301‧‧‧電路
    104‧‧‧開關
    100‧‧‧電晶體
    102‧‧‧開關
    103‧‧‧開關
    111‧‧‧電容元件
    101‧‧‧開關
    112‧‧‧開關
    200‧‧‧負載
    312‧‧‧電路
    cell‧‧‧基本電路
    V0‧‧‧佈線
    S‧‧‧佈線
    V‧‧‧佈線
    权利要求:
    Claims (20)
    [1] 一種半導體裝置，包括：第一電晶體；負載；第一佈線；第二佈線；第一開關；第二開關；第三開關；第四開關；第一電容元件；以及第二電容元件，其中，該第一開關選擇該第一佈線與該第一電容元件的一對電極中的一方之間的導通或非導通，該第一電容元件的一對電極中的一方與該第二電容元件的一對電極中的一方電連接，該第二開關選擇該第一電容元件的一對電極中的另一方與該第一電晶體的源極和汲極中的一方之間的導通或非導通，該第一電容元件的一對電極中的另一方與該第一電晶體的閘極電連接，該第三開關選擇該第一電容元件的一對電極中的一方與該第一電晶體的源極和汲極中的另一方之間的導通或非導通，該第二電容元件的一對電極中的另一方與該負載電連接，該第一電晶體的源極和汲極中的另一方與該負載電連接，並且，該第四開關選擇該第二佈線與該第一電晶體的源極和汲極中的一方之間的導通或非導通。
    [2] 根據申請專利範圍第1項之半導體裝置，其中該負載為EL元件。
    [3] 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體的通道使用氧化物半導體層而形成。
    [4] 根據申請專利範圍第1項之半導體裝置，其中該第一開關、該第二開關、該第三開關以及該第四開關中的任何一個是電開關或機械開關。
    [5] 根據申請專利範圍第4項之半導體裝置，其中該電開關為第二電晶體。
    [6] 根據申請專利範圍第5項之半導體裝置，其中該第二電晶體的通道使用氧化物半導體層而形成。
    [7] 一種包括根據申請專利範圍第1項之半導體裝置的電子裝置。
    [8] 一種半導體裝置，包括：n通道型電晶體；發光元件；第一佈線；控制該第一佈線的電位的驅動電路；第二佈線；第一開關；第二開關；第三開關；第四開關；第一電容元件；以及第二電容元件，其中，該第一開關選擇該第一佈線與該第一電容元件的一對電極中的一方之間的導通或非導通，該第一電容元件的一對電極中的一方與該第二電容元件的一對電極中的一方電連接，該第二開關選擇該第一電容元件的一對電極中的另一方與該n通道型電晶體的源極和汲極中的一方之間的導通或非導通，該第一電容元件的一對電極中的另一方與該n通道型電晶體的閘極電連接，該第三開關選擇該第一電容元件的一對電極中的一方與該n通道型電晶體的源極和汲極中的另一方之間的導通或非導通，該第二電容元件的一對電極中的另一方與該發光元件的陽極電連接，該n通道型電晶體的源極和汲極中的另一方與該發光元件的陽極電連接，該第四開關選擇該第二佈線與該n通道型電晶體的源極和汲極中的一方之間的導通或非導通，並且，該驅動電路以提供有該第一佈線的電位下降到該發光元件的陰極的電位以下的期間的方式控制該第一佈線的電位。
    [9] 根據申請專利範圍第8項之半導體裝置，其中該負載為EL元件。
    [10] 根據申請專利範圍第8項之半導體裝置，其中該n通道型電晶體的通道使用氧化物半導體層而形成。
    [11] 根據申請專利範圍第8項之半導體裝置，其中該第一開關、該第二開關、該第三開關以及該第四開關中的任何一個是電開關或機械開關。
    [12] 根據申請專利範圍第11項之半導體裝置，其中該電開關為電晶體。
    [13] 根據申請專利範圍第12項之半導體裝置，其中該電晶體的通道使用氧化物半導體層而形成。
    [14] 一種包括根據申請專利範圍第8項之半導體裝置的電子裝置。
    [15] 一種半導體裝置，包括：p通道型電晶體；發光元件；第一佈線；控制該第一佈線的電位的驅動電路；第二佈線；第一開關；第二開關；第三開關；第四開關；第一電容元件；以及第二電容元件，其中，該第一開關選擇該第一佈線與該第一電容元件的一對電極中的一方之間的導通或非導通，該第一電容元件的一對電極中的一方與該第二電容元件的一對電極中的一方電連接，該第二開關選擇該第一電容元件的一對電極中的另一方與該p通道型電晶體的源極和汲極中的一方之間的導通或非導通，該第一電容元件的一對電極中的另一方與該p通道型電晶體的閘極電連接，該第三開關選擇該第一電容元件的一對電極中的一方與該p通道型電晶體的源極和汲極中的另一方之間的導通或非導通，該第二電容元件的一對電極中的另一方與該發光元件的陰極電連接，該p通道型電晶體的源極和汲極中的另一方與該發光元件的陰極電連接，該第四開關選擇該第二佈線與該p通道型電晶體的源極和汲極中的一方之間的導通或非導通，並且，該驅動電路以提供有該第一佈線的電位上升到該發光元件的陽極的電位以上的期間的方式控制該第一佈線的電位。
    [16] 根據申請專利範圍第15項之半導體裝置，其中該負載為EL元件。
    [17] 根據申請專利範圍第15項之半導體裝置，其中該第一開關、該第二開關、該第三開關以及該第四開關中的任何一個是電開關或機械開關。
    [18] 根據申請專利範圍第17項之半導體裝置，其中該電開關為電晶體。
    [19] 根據申請專利範圍第18項之半導體裝置，其中該電晶體的通道使用氧化物半導體層而形成。
    [20] 一種包括根據申請專利範圍第15項之半導體裝置的電子裝置。
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    法律状态:
    2021-12-11| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011196863||2011-09-09||
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